MK1704A
低 emi 时钟 发生器
mds 1704a b
2 修订 062599 打印 11/15/00
microclock 分隔 的 ics • 525 race 街道 • san jose • ca • 95126•(408)295-9800tel•(408)295-9818fax
I CR O
C
LOC K
管脚 # 名字 类型 描述
1 ICLK I 连接 至 一个 时钟 输入 作 显示 在 这 表格 在之上.
2 VDD P 连接 至 +3.3v 或者 +5v.
3 地 P 连接 至 地面.
4 CLK O 时钟 输出; equal 至 输入 频率.
5 LEE I 低 emi 使能. 转变 在 这 展开 spectrum 当 高. 内部的 拉-向上.
6 S1 I 频率 选择 1 输入. 选择 输入/输出 时钟 范围 每 表格 在之上. 内部的 拉-向上.
7 S0 I 频率 选择 0 输入. 选择 输入/输出 时钟 范围 每 表格 在之上. 内部的 拉-向上.
8 直流 - don't 连接. 做 不 连接 anything 至 这个 管脚.
管脚 描述
关键: i = 输入, o = 输出, p = 电源 供应 连接
管脚 分派
外部 组件
一个 最小 号码
的 外部 组件 是 必需的 为 恰当的 运作. 一个 解耦 电容 的
0.01µf 应当 是 连接 在 vdd 和 地 在 管脚 2 和 3, 和 一个 33
Ω
terminating 电阻
将 是 使用 在 这 时钟 输出 如果 这 查出 是 变长 比 1 inch. 这 mk1704a 是 设计 为 使用 和 一个
时钟 输入 仅有的. 为 一个 结晶 输入, 使用 这 mk1704s 或者 这 mk1714-01r.
1 8
2
3
4
7
6
5
ICLK
S0
地
直流
VDD
LEE
8 管脚 soic
CLK
S1
时钟 输出 选择 表格 (在 mhz)
*note: 使用 仅有的 mk1704a 和 日期 代号 的 9909 或者 后来的.
输入 freq. 展开
S1 S0 最小值 Nom 最大值 乘法器 模式 vs. clk
0 0 60 135 140 x1 * +0.5, -1.5%
0 1 60 80 120 x1 * +0.5, -1.5%
1 0 30 40 60 x1 SVGA 向下 2.5%
1 1 40 65 100 x1 XGA +0.5, -1.5%
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