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8XC196KC8XC196KC20
管脚 描述
标识 名字 和 函数
V
CC
主要的 供应 电压 (5v)
V
SS
数字的 电路 地面 (0v) 那里 是 多样的 V
SS
pins 所有 的 这个 必须 是 connected
V
REF
涉及 电压 为 这 AD 转换器 (5v) V
REF
是 也 这 供应 电压 至 这 相似物
portion 的 这 AD 转换器 和 这 逻辑 使用 至 读 端口 0 必须 是 连接 为 AD
和 端口 0 至 function
ANGND 涉及 地面 为 这 AD converter 必须 是 使保持 在 nominally 这 一样 潜在的 作
V
SS

V
PP
定时 管脚 为 这 返回 从 powerdown circuit 这个 管脚 也 供应 这 程序编制
电压 在 这 非易失存储器 device
XTAL1 输入 的 这 振荡器 反相器 和 的 这 内部的 时钟 generator
XTAL2 输出 的 这 振荡器 inverter
CLKOUT 输出 的 这 内部的 时钟 generator 这 频率 的 CLKOUT 是

这 振荡器
frequency
重置 重置 输入 和 打开 流 output
BUSWIDTH 输入 为 buswidth selection 如果 CCR 位 1 是 一个 one 这个 管脚 选择 这 总线 宽度 为 这 总线
循环 在 progress 如果 BUSWIDTH 是 一个 1 一个 16-位 总线 循环 occurs 如果 BUSWIDTH isa0an
8-位 循环 occurs 如果 CCR 位 1 是 一个 0 这 总线 是 总是 一个 8-位 bus
NMI 一个 积极的 转变 导致 一个 vector 通过 203EH
INST 输出 高 在 一个 外部 记忆 读 indicates 这 读 是 一个 操作指南 fetch INST
是 有效的 全部地 这 总线 cycle INST 是 使活动 仅有的 在 外部 记忆 accesses
和 输出 低 为 一个 数据 fetch
EA 输入 为 记忆 选择 (外部 进入) EA equal 高 导致 记忆 accesses 至
locations 2000H 通过 5FFFH 至 是 directed 至 在-碎片 ROMEPROM EA
equal 至 低
导致 accesses 至 那些 locations 至 是 directed 至 止-碎片 memory 也 使用 至 enter
程序编制 mode
ALEADV 地址 获得 使能 或者 地址 有效的 output 作 选择 用 CCR 两个都 管脚 选项
提供 一个 信号 至 demultiplex 这 地址 从 这 addressdata bus 当 这 管脚 是
ADV
 它 变得 inactive 高 在 这 终止 的 这 总线 cycle ALEADV 是 使活动 仅有的 在
外部 记忆 accesses
RD 读 信号 输出 至 外部 memory RD 是 使活动 仅有的 在 外部 记忆 reads
WRWRL 写 和 写 低 输出 至 外部 memory 作 选择 用 这 CCR WR 将 go 低 为
每 外部 write 当 WRL
将 go 低 仅有的 为 外部 写 在哪里 一个 甚至 字节 是
正在 written WR
WRL 是 使活动 仅有的 在 外部 记忆 writes
BHEWRH 总线 高 使能 或者 写 高 输出 至 外部 memory 作 选择 用 这 CCR BHE 将
go 低 为 外部 写 至 这 高 字节 的 这 数据 bus WRH
将 go 低 为 外部
写 在哪里 一个 odd 字节 是 正在 written BHE
WRH 是 使活动 仅有的 在 外部
记忆 writes
准备好 准备好 输入 至 lengthen 外部 记忆 cycles 为 接合 至 慢 或者 动态 memory
或者 为 总线 sharing 当 这 外部 记忆 是 不 正在 used 准备好 有 非 effect
HSI 输入 至 高 速 输入 Unit 四 HSI 管脚 是 available HSI0 HSI1 HSI2 和 HSI3
二 的 它们 (hsi2 和 hsi3) 是 shared 和 这 HSO Unit
HSO 输出 从 高 速 输出 Unit 六 HSO 管脚 是 available HSO0 HSO1 HSO2
HSI3 HSO4 和 HSO5 二 的 它们 (hso4 和 hso5) 是 shared 和 这 HSI Unit
端口 0 8-位 高 阻抗 输入-仅有的 port 这些 管脚 能 是 使用 作 数字的 输入 andor 作
相似物 输入 至 这 在-碎片 AD converter
端口 1 8-位 quasi-双向的 IO port
端口 2 8-位 multi-函数的 port 所有 的 它的 管脚 是 shared 和 其它 功能 在 这 80C196KC
管脚 26 和 27 是 quasi-bidirectional
7

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8XC196KC8XC196KC20 管脚描述标识名字和函数 V CC 主要的供应电压 (5v) V SS 数字的电路地面 (0v) 那里是多样的 V SS pins 所有的这个必须是 connected V REF 涉及电压为这 AD 转换器 (5v) V REF 是也这供应电压至这相似物 portion 的这 AD 转换器和这逻辑使用至读端口 0 必须是连接为 AD 和端口 0 至 function ANGND 涉及地面为这 AD converter 必须是使保持在 nominally 这一样潜在的作 V SS  V PP 定时管脚为这返回从 powerdown circuit 这个管脚也供应这程序编制电压在这非易失存储器 device XTAL1 输入的这振荡器反相器和的这内部的时钟 generator XTAL2 输出的这振荡器 inverter CLKOUT 输出的这内部的时钟 generator 这频率的 CLKOUT 是  这振荡器 frequency 重置重置输入和打开流 output BUSWIDTH 输入为 buswidth selection 如果 CCR 位 1 是一个 one 这个管脚选择这总线宽度为这总线循环在 progress 如果 BUSWIDTH 是一个 1 一个 16-位总线循环 occurs 如果 BUSWIDTH isa0an 8-位循环 occurs 如果 CCR 位 1 是一个 0 这总线是总是一个 8-位 bus NMI 一个积极的转变导致一个 vector 通过 203EH INST 输出高在一个外部记忆读 indicates 这读是一个操作指南 fetch INST 是有效的全部地这总线 cycle INST 是使活动仅有的在外部记忆 accesses 和输出低为一个数据 fetch EA 输入为记忆选择 (外部进入) EA equal 高导致记忆 accesses 至 locations 2000H 通过 5FFFH 至是 directed 至在-碎片 ROMEPROM EA equal 至低导致 accesses 至那些 locations 至是 directed 至止-碎片 memory 也使用至 enter 程序编制 mode ALEADV 地址获得使能或者地址有效的 output 作选择用 CCR 两个都管脚选项提供一个信号至 demultiplex 这地址从这 addressdata bus 当这管脚是 ADV  它变得 inactive 高在这终止的这总线 cycle ALEADV 是使活动仅有的在外部记忆 accesses RD 读信号输出至外部 memory RD 是使活动仅有的在外部记忆 reads WRWRL 写和写低输出至外部 memory 作选择用这 CCR WR 将 go 低为每外部 write 当 WRL 将 go 低仅有的为外部写在哪里一个甚至字节是正在 written WR WRL 是使活动仅有的在外部记忆 writes BHEWRH 总线高使能或者写高输出至外部 memory 作选择用这 CCR BHE 将 go 低为外部写至这高字节的这数据 bus WRH 将 go 低为外部写在哪里一个 odd 字节是正在 written BHE WRH 是使活动仅有的在外部记忆 writes 准备好准备好输入至 lengthen 外部记忆 cycles 为接合至慢或者动态 memory 或者为总线 sharing 当这外部记忆是不正在 used 准备好有非 effect HSI 输入至高速输入 Unit 四 HSI 管脚是 available HSI0 HSI1 HSI2 和 HSI3 二的它们 (hsi2 和 hsi3) 是 shared 和这 HSO Unit HSO 输出从高速输出 Unit 六 HSO 管脚是 available HSO0 HSO1 HSO2 HSI3 HSO4 和 HSO5 二的它们 (hso4 和 hso5) 是 shared 和这 HSI Unit 端口 0 8-位高阻抗输入-仅有的 port 这些管脚能是使用作数字的输入 andor 作相似物输入至这在-碎片 AD converter 端口 1 8-位 quasi-双向的 IO port 端口 2 8-位 multi-函数的 port 所有的它的管脚是 shared 和其它功能在这 80C196KC 管脚 26 和 27 是 quasi-bidirectional 7

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