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管脚 功能 和 描述 (持续)
管脚 DescriptionTypeName
16 地面 信号 这 逻辑 和 低 水平的 相似物 信号 将要 是 连接 至 这个 地面 管脚. 这个 管脚
必须 是 externally 连接 至 这 pwr_地 管脚 12. 这 设计者 必须 制造 确信
非 高 电流 过往旅客 是 shared 和 这 低 信号 电流 流 在 这个 管脚.
17 crd_clk 输出 这个 管脚 是 连接 至 这 clk 管脚 的 这 card 连接器. 这 crd_clk 信号
comes 从 这 时钟 选择 电路 输出. 一个 内部的 起作用的 拉 向下 nmos
设备 forces 这个 管脚 至 地面 在 也 这 crd_vcc 开始 向上 sequence, 或者
当 crd_vcc = 0 v.
这 上升 和 下降 slopes, 也 快 或者 慢, 的 这个 信号 能 是 编写程序 用
这 mosi message (表格 2).
小心 必须 是 observed, 在 pcb 水平的, 至 降低 这 挑选-向上 噪音 coming 从 这
crd_clk 线条.
18 crd_det 输入 这 信号 coming 从 这 外部 card 连接器 是 使用 至 发现 这 存在 的
这 card. 一个 建造-在 拉 向上 低 电流 源 biases 这个 管脚 高, 制造 它 起作用的
低, 假设 一个 一侧 的 这 外部 转变 是 连接 至 地面. 一个 建造-在
数字的 过滤 保护 这 系统 相反 电压 尖刺 呈现 在 这个 管脚.
这 极性 的 这 信号 是 可编程序的 用 这 mosi message, 符合 至 这
逻辑 状态 depicted 表格 2. 在 这 其它 hand, 这 meaning 的 这 反馈 message
包含 在 这 miso 寄存器 位 b4, 取决于 在之上 这 spi 模式 的 运作 作
定义 here 在下:
spi 正常的 模式: 这 miso 位 b4 是 高 当 一个 card 是 inserted, whatever 是 这
极性 的 这 card 发现 转变.
spi 特定的 模式: 这 miso 位 b4 copies 这 逻辑 状态 的 这 card 发现 转变 作
depicted here 在下, whatever 是 这 极性 的 这 转变 使用 至 handle 这
发现:
crd_det = 低
→
miso/b4 = 低
crd_det = 高
→
miso/b4 = 高
在 两个都 具体情况, 这 碎片 必须 是 编写程序 至 控制 这 正确的 逻辑 状态 (表格 2).
自从 这 偏差 电流 有提供的 用 这 碎片 是 非常 低, 典型地 5.0
一个, 小心 必须 是
observed 至 避免 低 阻抗 或者 交叉 连接 当 这个 管脚 是 在 这 打开 状态.
19 crd_rst 输出 这个 管脚 是 连接 至 这 重置 管脚 的 这 card 连接器. 一个 水平的 翻译 adapts
这 重置 信号 从 这 微控制器 至 这 外部 card. 这 输出 电流 是
内部 限制 至 15 毫安.
这 crd_rst 是 validated 当 cs
= 低 和 hard 连线的 至 地面 当 这 card
是 deactivated, 用 和 内部的 起作用的 拉 向下 电路.
小心 必须 是 observed, 在 pcb 设计 水平的, 至 避免 交叉 连接 在 这个
信号 和 这 crd_clk 时钟.
20 crd_io i/o
拉 向上
这个 管脚 handles 这 连接 至 这 串行 i/o 管脚 的 这 card 连接器. 一个
双向的 水平的 翻译 adapts 这 串行 i/o 信号 在 这 card 和 这
微控制器. 一个 内部的 起作用的 拉 向下 mos 设备 forces 这个 管脚 至 地面
在 也 这 crd_vcc 开始 向上 sequence, 或者 当 crd_vcc = 0 v. 这
crd_io 管脚 电流 是 内部 限制 至 15 毫安.
小心 必须 是 observed, 在 pcb 设计 水平的, 至 避免 交叉 连接 在 这个
信号 和 这 crd_clk 时钟.
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