scbs191f −january 1991 − 修订 九月 2003
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邮递 办公室 盒 655303
•
达拉斯市, 德州 75265
描述/订货 信息 (持续)
这 第八 flip-flops 的 这 sn54abt574 和 sn74abt574a 是 边缘-triggered d-类型 flip-flops. 在 这 积极的
转变 的 这 时钟 (clk) 输入, 这 q 输出 是 设置 至 这 逻辑 水平 设置 向上 在 这 数据 (d) 输入.
一个 缓冲 输出-使能 (oe
) 输入 能 是 使用 至 放置 这 第八 输出 在 也 一个 正常的 逻辑 状态 (高
或者 低 逻辑 水平) 或者 这 高-阻抗 状态. 在 这 高-阻抗 state, 这 输出 neither 加载 也不 驱动
这 总线 线条 significantly. 这 高-阻抗 状态 和 增加 驱动 提供 这 能力 至 驱动 总线
线条 没有 需要 为 接口 或者 pullup 组件.
OE
做 不 影响 这 内部的 行动的 这 flip-flops. old 数据 能 是 retained 或者 新 数据 能 是 entered
当 这 输出 是 在 这 高-阻抗 状态.
至 确保 这 高-阻抗 状态 在 电源 向上 或者 电源 向下, oe
应当 是 系 至 v
CC
通过 一个 pullup
电阻; 这 最小 值 的 这 电阻 是 决定 用 这 电流-sinking 能力 的 这 驱动器.
这个设备 是 全部地 指定 为 partial-电源-向下 产品 使用 i
止
. 这 i
止
电路系统 使不能运转 这 输出,
阻止 损害的 电流 backflow 通过 这 设备 当 它 是 powered 向下.
终端 assignments
1234
一个
1D OE V
CC
1Q
B
3D 3Q 2D 2Q
C
5D 4D 5Q 4Q
D
7D 7Q 6D 6Q
E
地 8D CLK 8Q
函数 表格
(各自 flip-flop)
输入
输出
OE CLK D
输出
Q
L
↑
H H
L
↑
LL
L h 或者 l X Q
0
H X X Z
逻辑 图解 (积极的 逻辑)
OE
CLK
1D
1Q
至 七 其它 途径
C1
1
11
2
19
1D
管脚 号码 显示 是 为 这 db, dw, fk, j, n, ns, pw, rgy, 和 w packages.
SN74ABT574A . . . gqn 或者 zqn 包装
(顶 视图)
1234
一个
B
C
D
E
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