OZ6812
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管脚 列表
bold text
= 正常的 default 管脚 名字
pci 总线 接口 管脚
管脚 号码
管脚 名字 描述
lqfp bga
输入 类型
电源
栏杆
驱动
ad[31:0]
pci 总线 地址 输入 / 数据:
这些 管脚
连接 至 pci 总线 信号 ad[31:0]. 一个 总线
transaction 组成 的 一个 地址 阶段 followed
用 一个 或者 更多 数据 阶段.
3-5, 7-11, 15-
17, 19, 23-26,
38-41, 43, 45-
47, 49, 51-57
d4, b1, c2-1,
d2, e4, d1, e3,
f3, f1, f2, g1,
h2-3, j1, h4,
m2, k4, n2,
m3, n3, k5,
n4, l5, n5, l6,
n6, m6, l7, n7,
m7, k7
ttl i/o pci_vcc PCI
规格
c/be[3:0]#
pci 总线 command / 字节 使能:
这
command signaling 和 字节 使能 是
多路复用 在 这 一样 管脚. 在 这 地址
阶段 的 一个 transaction, c/be[3:0]# 是 interpreted
作 这 总线 commands. 在 这 数据 阶段,
c/be[3:0]# 是 interpreted 作 字节 使能. 这
字节 使能 是 至 是 有效的 为 这 entirety 的
各自 数据 阶段, 和 它们 表明 这个 字节 在
这 32-位 数据 path 是 至 carry meaningful 数据
为 这 电流 数据 阶段.
12, 27, 37, 48 e2, j2, n1, m5 TTL i/o pci_vcc PCI
规格
FRAME#
循环 框架:
这个 输入 indicates 至 这 oz6812
那 一个 总线 transaction 是 beginning. 当
frame# 是 asserted, 数据 transfers continue.
当 frame# 是 de-asserted, 这 transaction 是
在 它的 最终 阶段.
28 k1 ttl i/o pci_vcc pci
规格
IRDY#
initiator 准备好:
这个 输入 indicates 这 初始的
代理
’
s 能力 至 完全 这 电流 数据 阶段
的 这 transaction. irdy# 是 使用 在 conjunction
和 trdy#.
29 j3 ttl i/o pci_vcc pci
规格
TRDY#
目标 准备好:
这个 输出 indicates 目标
代理's 这 oz6812
’
s 能力 至 完全 这
电流 数据 阶段 的 这 transaction. trdy# 是
使用 在 conjunction 和 irdy#.
31 l1 ttl i/o pci_vcc pci
规格
STOP#
停止:
这个 输出 indicates 这 电流 目标 是
requesting 这 主控 至 停止 这 电流
transaction.
33 k3 ttl i/o pci_vcc pci
规格
IDSEL
initialization 设备 选择:
这个 输入 是 使用 作
一个 碎片 选择 在 配置 读 和 写
transactions. 这个 是 一个 要点-至-要点 信号.
idsel 能 是 使用 作 一个 碎片 选择 在
配置 读 和 写 transactions.
13 e1 ttl i pci_vcc pci
规格
DEVSEL#
设备 选择:
这个 输出 是 驱动 起作用的 低
当 这 pci 地址 是 公认的 作
supported, 因此 行为 作 这 目标 为 这
电流 pci 循环. 这 目标 必须 respond
在之前 timeout occurs 或者 这 循环 将 terminate.
32 j4 ttl i/o pci_vcc pci
规格
PERR#
parity 错误:
这 输出 是 驱动 起作用的 低
当 一个 数据 parity 错误 是 发现 在 一个 写
阶段.
34 m1 - 至 pci_vcc pci
规格
SERR#
系统 错误:
这个 输出 是 驱动 起作用的 低
至 表明 一个 地址 parity 错误.
35 l2 - 至 pci_vcc pci
规格
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