4 altera 公司
cyclone fpga 家族 数据 薄板 初步的 信息
函数的
描述
cyclone 设备 包含 一个 二-dimensional 行- 和 column-为基础
architecture 至 执行 custom 逻辑. column 和 行 interconnects 的
varying speeds 提供 信号 interconnects 在 labs 和
embedded 记忆 blocks.
这 逻辑 排列 组成 的 labs, 和 10 les 在 各自 lab. 一个 le 是 一个 小
单位 的 逻辑 供应 效率高的 implementation 的 用户 逻辑 功能.
labs 是 grouped 在 rows 和 columns 横过 这 设备. cyclone
设备 范围 在 2,910 至 20,060 les.
m4k 内存 blocks 是 真实 双-端口 记忆 blocks 和 4k 位 的
记忆 加 parity (4,608 位). 这些 blocks 提供 专心致志的 真实
双-端口, 简单的 双-端口, 或者 单独的-端口 记忆 向上 至 36-位 宽 在
向上 至 200 mhz. 这些 blocks 是 grouped 在 columns 横过 这 设备
在 在 确实 labs. cyclone 设备 提供 在 60 至 288 kbits 的
embedded 内存.
各自 cyclone 设备 i/o 管脚 是 喂养 用 一个 i/o 元素 (ioe) located 在 这
ends 的 lab rows 和 columns 周围 这 periphery 的 这 设备. i/o
管脚 支持 各种各样的 单独的-结束 和 差别的 i/o standards, 此类 作
这 66-mhz, 32-位 pci 标准 和 这 lvds i/o 标准 在 向上 至
311 mbps. 各自 ioe 包含 一个 双向的 i/o 缓存区 和 三 寄存器
为 registering 输入, 输出, 和 输出-使能 信号. dual-purpose
dqs, dq, 和 dm 管脚 along 和 延迟 chains (使用 至 阶段-排整齐 ddr
信号) 提供 接口 支持 和 外部 记忆 设备 此类 作
ddr sdram, 和 fcram 设备 在 向上 至 133 mhz (266 mbps).
cyclone 设备 提供 一个 global 时钟 网络 和 向上 至 二 plls. 这
global 时钟 网络 组成 的 第八 global 时钟 线条 那 驱动
全部地 这 全部 设备. 这 global 时钟 网络 能 提供 clocks
为 所有 resources 在里面 这 设备, 此类 作 ioes, les, 和 记忆 blocks.
这 global 时钟 线条 能 也 是 使用 为 控制 信号. cyclone plls
提供 一般-目的 clocking 和 时钟 multiplication 和 阶段
shifting 作 好 作 外部 输出 为 高-速 差别的 i/o
支持.
图示 1显示 一个 图解 的 这 cyclone ep1c12 设备.
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