1996 六月 19 10
飞利浦 半导体 初步的 规格
能 串行 linked i/o 设备 (slio) 和
数字的 和 相似物 端口 功能
P82C150
7.2.1 D
ATA
I
NPUT
R
EGISTER
(一个
DDRESS
0)
这个 读 仅有的 寄存器 包含 这 states 的 端口 管脚
P15 至 p0 这个 是 transmitted 在 要求, 或者
automatically 用 改变 的 一个 的 这 输入 水平,
提供 那 这 各自的 输入 是 配置 至 事件
俘获 模式 (看 表格 3). 当 一个 边缘 是 发现
这 端口 状态 是 承载 在 这 transmit 缓存区 之后 这
控制 地方 的 这 triggered message 是 sent. 因此 一个
延迟 为 输入 安排好 是 提供. 如果 在 边缘
发现 和 传递 的 这 数据 输入 寄存器
另一 输入 信号 改变 在 这 输入 端口 occurs, 这
相应的 数据 输入 寄存器 位 是 overwritten 用 这
电流 输入 端口 值. additionally 这 寄存器 内容 是
sent automatically 之后 wake-向上 或者 总线 模式 改变,
once 这 位 时间 有 被 校准 (部分 的 这 ‘sign-在’
message).
7.2.2 P
OSITIVE
E
DGE
R
EGISTER
(一个
DDRESS
1)
这个 写 仅有的 寄存器 包含 配置 信息
每 端口 管脚 为 这 事件 俘获 facility.
这 相应的 pe-位 (看 表格 3) 有 至 是 设置 至
逻辑 1 至 使能 capturing 的 这 rising 边缘.
7.2.3 N
EGATIVE
E
DGE
R
EGISTER
(一个
DDRESS
2)
这个 写 仅有的 寄存器 包含 配置 信息
每 端口 管脚 为 这 事件 俘获 facility.
这 相应的 ne-位 (看 表格 3) 有 至 是 设置 至
逻辑 1 至 使能 capturing 的 这 下落 边缘.
这 结合体 的 pe 和 ne 功能 是 可能.
7.2.4 D
ATA
O
UTPUT
R
EGISTER
(一个
DDRESS
3)
这个 写 仅有的 寄存器 包含 这 输出 数据 为 这 端口
管脚. 这 输出 驱动器 是 bitwise 使能 用 oe
(看 部分 7.2.5). 新 数据 为 这 输出 端口 寄存器
是 processed 和 写 至 这 输出 端口 直接地 之后
这 相应的 能 message 至 这 p82c150 是
successfully 审查 和 变为 有效的.
7.2.5 O
UTPUT
E
NABLE
R
EGISTER
(一个
DDRESS
4)
这个 写 仅有的 寄存器 控制 这 输出 驱动器 的 这
端口 管脚. 这 相应的 输出 使能 寄存器 位
有 至 是 设置 至 逻辑 1 至 使能 一个 输出 驱动器. 如果 设置 至
逻辑 0, 这 相应的 输出 驱动器 是 无能
(floating; 看 图.7).
表格 3
程序编制 的 这 i/o 寄存器 至 事件 俘获 在 边缘 或者 至 数字的 输出
X = don’ t 小心;n=0to15.
函数
寄存器 内容 的 particular 端口 管脚
积极的 边缘
(位 pen)
负的 边缘
(位 nen)
输出 使能
(位 oen)
数字的 输出 X X 1
数字的 输入
Polling X X X
事件 俘获 在 边缘
Rising 1 0 X
下落 0 1 X
rising 和 下落 1 1 X
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