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inside 这 逻辑 排列
这 heart 的 这 peel™ 排列 architecture 是 为基础 在 一个
逻辑 排列 结构 类似的 至 那 的 一个 pla (可编程序的
和, 可编程序的 或者). 这 逻辑 排列 实现 所有
逻辑 功能 和 提供 interconnection 和 控制 的
这 cells. 在 这 pa7540 peel™ 排列, 42 输入 是
有 在 这 排列 从 这 i/o cells 和 输入/global-
时钟 管脚.
所有 输入 提供 两个都 真实 和 complement 信号, 这个
能 是 编写程序 至 任何 产品 期 在 这 排列. 这
pa7540 peel™ arrays 包含 84 产品 条款. 所有
产品 条款 (和 这 例外 的 确实 ones 喂养 至 这
global cells) 能 是 programmably 连接 至 任何 的 这
总-条款 的 这 逻辑 控制 cells (四 总-条款 每
逻辑 控制 cell). 产品-条款 和 总-条款 是 也
routed 至 这 global cells 为 控制 目的. 图示 3
显示 一个 详细地 视图 的 这 逻辑 排列 结构.
从
io cells
(ioc) 和
i/clks
从
逻辑
控制
Cells
(lcc)
至
Global
Cells
42 排列 输入
84 产品 条款
至
逻辑 控制
Cells
(lcc)
84 总 条款
pa7540 逻辑 排列
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图示 3 pa7540 逻辑 排列
真实 产品-期 分享
这 peel™ 逻辑 排列 提供 一些 有利因素 在
一般 pld 逻辑 arrays. 第一, 它 准许 为 真实 产品-
期 分享, 不 simply 产品-期 steering, 作
commonly 建立 在 其它 cplds. 产品 期 分享
确保 那 产品-条款 是 使用 在哪里 它们 是
需要 和 不 left unutilized 或者 duplicated. secondly, 这
总-的-产品 功能 提供 至 这 逻辑 cells 能 是
使用 为 clocks, resets, presets 和 输出 使能 instead 的
just 简单的 产品-期 控制.
这 peel™ 逻辑 排列 能 也 执行 逻辑 功能
和 许多 产品 条款 在里面 一个 单独的-水平的 延迟. 为
例子 一个 16-位 比较器 needs 32 shared 产品 条款
至 执行 16 独有的-或者 功能. 这 peel™ 逻辑
排列 容易地 handles 这个 在 一个 单独的 水平的 延迟. 其它
plds/cplds 也 run 输出 的 产品-条款 或者 需要
expanders 或者 额外的 逻辑 水平 那 常常 慢
效能 和 skew 定时.
逻辑 控制 cell (lcc)
逻辑 控制 cells (lcc) 是 使用 至 allocate 和 控制 这
逻辑 功能 创建 在 这 逻辑 排列. 各自 lcc 有 四
primary 输入 和 三 输出. 这 输入 至 各自 lcc 是
完全 总-的-产品 逻辑 功能 从 这 排列, 这个
能 是 使用 至 执行 combinatorial 和 sequential 逻辑
功能, 和 至 控制 lcc 寄存器 和 i/o cell 输出
使能.
一个
B
C
D
REG
d,t,j
K
R
P
Q
MUX
系统 时钟
Preset 重置
开关
RegType
从global cell
MUX
MUX
至
排列
至
i/o
Cell
从
排列
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图示 4. 逻辑 控制 cell 块 图解
作 显示 在 图示 4, 这 lcc 是 制造 向上 的 三 信号
routing multiplexers 和 一个 多功能的 寄存器 和 同步的
或者 异步的 d, t, 或者 jk 寄存器 (clocked-sr 寄存器,
这个 是 一个 subset 的 jk, 是 也 可能). 看 图示 5.
可擦可编程只读存储器 记忆 cells 是 使用 为 程序编制 这
desired 配置. 四 总-的-产品 逻辑 功能
(总 条款 一个, b, c 和 d) 是 喂养 在 各自 lcc 从 这
逻辑 排列. 各自 总 期 能 是 selectively 使用 为
多样的 功能 作 列表 在下.
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