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pcm67/69a
这个 expression indicates 那, 在 一般, 那里 是 一个 correlation
在 这 thd 和 这 正方形的 root 的 这 总 的 这 squares
的 这 线性 errors 在 各自 数字的 文字 的 interest. 如何-
总是, 这个 expression 做 不 意思 那 这 worst-情况 直线的-
ity 错误 的 这 d/一个 是 直接地 correlated 至 thd.
为 pcm67 和 pcm69a 这 测试 时期 是 设置 在 一个 8x
oversampling 比率 (352.8khz = 44.1khz
•
8), 这个 是 这
典型 样本 比率 为 cd 播放机 产品.
这 测试 信号 频率 是 991hz 和 这 振幅 的 这
信号 水平的 是 f/s (0db), 和 –60db 向下 从 f/s.
所有 thd tests 是 执行 没有 一个 deglitcher 电路 和
没有 一个 20khz 低 通过 过滤.
系统 时钟 (所需的)东西
这 pcm67 和 pcm69a 需要 一个 系统 时钟 为 这 一个-位
噪音 shaping dac 运作.
这 pcm67 是 有能力 的 仅有的 一个 384fs corollary 系统 时钟
频率 此类 作 192fs, 96fs (24 时间 文字 比率 或者 integer
多样的 的 24).
这 pcm69a 是 有能力 的 任何 系统 时钟 向上 从 48fs 至
384fs 此类 作 384fs, 256fs, 100fs 和 情况 为 定时
作 描述 在 “timing 的 pcm69a” 在 图示 5.
这 用户 能 choose 也 模型 为 它们的 应用.
表格 ii 显示 这 不同的 sysclk 选项.
逻辑 定时
这 串行 数据 位 transfers 是 triggered 在 积极的 位 时钟
(bck) edges. 这 串行-至-并行的 数据 转移 至 这 dac
occurs 在 这 下落 边缘 的 文字 时钟 (wdck). 这
改变 在 这 输出 的 这 dac coincides 和 这 下落
边缘 的 wdck.
谈及 至 图示 3 为 graphical relationships 的 这些 信号.
这 建制 和 支撑 定时 relationships 为 这些 信号 是
显示 在 图示 4.
这 pcm67/69a accepts ttl 兼容 逻辑 输入 水平.
这 数据 format 的 这 pcm67/69a 是 btc 和 这 大多数
重大的 位 (msb) 正在 第一 在 这 串行 输入 位 stream.
其它 有能力
模型 基本 sysclk SYSCLK
PCM67 384Fs 192fs, 96fs
PCM69A 任何 时钟 (和 定时 情况)
examples: 384fs, 300fs, 256fs, 200fs, 90fs
表格 ii. 系统 时钟 (所需的)东西.
MSB
MSB
bit2
bit2
bit17
bit17
LSB
LSB
MSB
MSB
bit2
bit2
bit17
bit17
LSB
LSB
1 wdck
r-ch 数据
l-ch 数据
位 时钟
wd 时钟
sys 时钟
图示 3. 定时 图解.
图示 4. 定时 规格.
图示 5. 定时 的 pcm69a 为 sysclk 和 wdck.
数据
位 时钟
wd 时钟
sys 时钟
t
DH
t
DSU
t
DHO
t
CH
t
CW
t
CL
t
WC
t
SL
t
SH
t
WH
t
WL
LSB
t
SH
:
t
SL
:
t
DW
:
t
DSU
:
t
DHO
:
t
CH
:
t
CL
:
t
CW
:
t
WC
:
t
WH
:
t
WL
:
sys 时钟 高 脉冲波 宽度 : 15ns, min
sys 时钟 低 脉冲波 宽度 : 15ns, min
数据 有效的 时间 : 20ns, min
数据 建制 时间 : 10ns, min
数据 支撑 时间 : 5ns, min
位 时钟 高 脉冲波 宽度 : 15ns, min
位 时钟 低 脉冲波 宽度 : 15ns, min
wd 时钟 下降 时间 从 位 时钟 上升 : 10ns, min
位 时钟 上升 时间 从 wd 时钟 下降 : 15ns, min
wd 时钟 高 脉冲波 宽度 : 1 sys 时钟 循环, min
wd 时钟 低 脉冲波 宽度 : 1 sys 时钟 循环, 最小值
定时 的 pcm69a
pcm69a 定时 是 类似的 至 pcm67 除了 那 pcm69a 是
有能力 的 运行 从 任何 系统 时钟 向上 至 384fs. 为
同步 运作, pcm69a 系统 时钟 和 wdck
定时 必须 是 作 显示 在 图示 5.
WDCK
SYSCLK
t
n1
t
n2
SYSCLK
t
n1
: wdck 下降 延迟 从 上升 的 sysclk : 最小值 10ns
t
n2
: sysclk 上升 延迟 从 下降 的 wdck : 最小值 20ns
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