SLES065
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12月 2002
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theory 的 运作
主控 时钟 和 系统 时钟 输出
这 pll1707/8 组成 的 一个 双 pll 时钟 和 主控 时钟 发生器 这个 发生 四 系统 clocks 和 二
缓冲 27-mhz clocks 从 一个 27-mhz 主控 时钟. 图示 7 显示 这 块 图解 的 这 pll1707/8. 这 pll 是
设计 至 接受 一个 27-mhz 主控 时钟.
PLL2
计数器 n
阶段 探测器
和
循环 过滤
OSC
分隔物
SCKO3
384 f
S
SCKO0
–
3
频率
控制
计数器 m
VCO
分隔物
PLL1
计数器 m
阶段 探测器
和
循环 过滤
计数器 n
VCO
SCKO2
256 f
S
分隔物
SCKO1
36.864/24.576 mhz
(36.864/24.576 mhz)
(18.432/12.288 mhz)
SCKO0
33.8688 mhz
MCKO2
27 mhz
MCKO1
27 mhz
XT1 XT2
( ): pll1708
图示 7. 块 图解