PLL1705
PLL1706
SLES046A
–
8月 2002
–
修订 九月 2002
www.德州仪器.com
9
这 主控 时钟 能 是 也 一个 结晶 振荡器 放置 在 xt1 (管脚 10) 和 xt2 (管脚 11), 或者 一个 外部 输入 至
xt1. 如果 一个 外部 主控 时钟 是 使用, xt2 必须 是 打开. 图示 8 illustrates 可能 系统 时钟 连接 选项,
和 图示 9 illustrates 这 27-mhz 主控 时钟 定时 必要条件.
结晶
pll1705/pll1706
结晶
OSC
电路
27-mhz
内部的
主控
时钟
XT1
XT2
C2
C1
MCKO1
MCKO2
c1, c2 = 10 pf 至 33 pf
结晶 共振器 连接
pll1705/pll1706
XT1
XT2
MCKO1
MCKO2
外部 时钟 输入 连接
外部
时钟
结晶
OSC
电路
27-mhz
内部的
主控
时钟
图示 8. 主控 时钟 发生器 连接 图解
t
(xt1h)
XT1
t
(xt1l)
0.7 v
CC
0.3 v
CC
描述 标识
最小值 最大值 单位
主控 时钟 脉冲波 持续时间 高 t
XT1H
10 ns
主控 时钟 脉冲波 持续时间 低 t
XT1L
10 ns
图示 9. 外部 主控 时钟 定时必要条件
这 pll1705/6 提供 一个 非常 低-jitter, 高-精度 时钟. scko0 输出 一个 fixed 33.8688-mhz clock, scko1 输出
384 f
S
或者 768 f
S
(f
S
= 44.1 khz) 这个 是 选择 用 csel (管脚 12) 为 一个 cd-da dsp. 这 输出 频率 的 这 remaining
clocks 是 决定 用 这 抽样 频率 (f
S
) 下面 硬件 或者 软件 控制. scko2 和 scko3 输出 256-f
S
和 384-f
S
系统 clocks, 各自. 表格 2 显示 各自 抽样 频率, 这个 能 是 编写程序. 这 系统
时钟 输出 发生率 为 编写程序 抽样 发生率 是 显示 在 表格 3.
表格 1. 发生 系统 时钟 scko1 频率
CSEL scko1 频率
低 33.8688 mhz
高 16.9344 mhz
表格 2. 抽样 发生率
抽样 比率 抽样 频率 (khz)
标准 抽样 发生率 32 44.1 48
翻倍 抽样 发生率 64 88.2 96
: 点此下载
