mitsubishi 半导体 <应用 明确的 intelligent 电源 单元>
PS11014
flat-根基 类型
insulated 类型
jan . 2000
S
C
延迟 时间
短的 电路 感觉到 信号 v
S
错误 输出 f
O1
门 信号 vo 的 各自 阶段
upper arm(asipm 内部的)
输入 信号 v
CIN
的 各自 阶段
upper arm
0V
0V
0V
0V
0V
0V
0V
0V
0V
输入 信号 v
cin(p)
的 各自 阶段 upper arm
输入 信号 v
cin(n)
的 各自 阶段 更小的 arm
门 信号 v
o(p)
的 各自 阶段 upper arm
(asipm 内部的)
门 信号 v
o(n)
的 各自 阶段 upper arm
(asipm 内部的)
错误 输出 f
O1
V
CH
(5
µ
s) V
CH
(505
µ
s)
0V
V
C
500
µ
s
r
CH
=
V
CH
(505
µ
s)-v
CH
(5
µ
s)
V
CH
(5
µ
s)
便条 ; ringing 发生 周围 这 要点 在哪里 这 信号 输出
电压 改变 状态 从 “analogue” 至 “data hold” 预定的
至 测试 电路 arrangement 和 instrumentational trouble.
因此, 这 比率 的 改变 是 量过的 在 一个 5
µ
s delayed 要点.
200–200
analogue 输出 信号
数据 支撑 范围
1
2
3
4
5
4003001000–100–300–400
0
V
C
+(200%)
V
C0
V
C
–
(200%)
V
C
(v)
V
C
+
V
C
–
最小值
最大值
real 加载 电流 顶峰 值.(%)(i
c
=I
o
✕
2)
V
DH
=15V
T
C
=
–
20
~
100˚C
(图. 4)
便条 : 输入 interlock 保护 电路 ; 它 是 运作 当 这 输入 信号 为 任何 upper-arm / 更小的-arm 一双 的 一个 阶段 是 simulta-
neously 在 “low” 水平的.
用 这个 interlocking, 两个都 upper 和 更小的 igbts 的 这个 mal-triggered 阶段 是 截 止, 和 “f
O
” 信号 是 outputted. 之后 一个 “input
interlock” 运作 这 电路 是 latched. 这 “f
O
” 是 重置 用 这 高-至-低 going 边缘 的 也 一个 upper-leg, 或者 一个 更小的-leg 输入,
whichever comes 在 后来的.
便条 : 短的 电路 保护 运作. 这 保护 运作 和 “f
O
” 标记 和 重置 在 一个 脉冲波-用-脉冲波 scheme. 这 保护 用
门 关闭 是 给 仅有的 至 这 igbt 那 senses 一个 超载 (excluding 这 igbt 为 这 “brake”).
图. 4 输出 电流 analogue signaling
线性
图. 5 输出 电流 analogue signaling
“data hold” 定义
图. 6 输入 interlock 运作 定时 chart
图. 7 定时 chart 和 短的 电路 保护 运作
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