slac 产品 9
DCLK 输入 数据 时钟. 这 数据 时钟 输入 shifts 数据 在 和 输出 的 这 微处理器 接口 的
这 qslac 设备. 这 最大 时钟 比率 是 4.096 mhz.
DIO 输入/输出 数据. 控制 数据 是 serially 写 在 和 读 输出 的 这 qslac 设备 通过 这 dio 管脚,
和 这 大多数 重大的 位 第一. 这 数据 时钟 确定 这 数据 比率. dio 是 高 im-
pedance 除了 当 数据 是 正在 transmitted 从 这 qslac 设备.
dra/drb 输入 pcm 数据 receive 一个/b. 这 pcm 数据 为 途径 1, 2, 3, 和 4 是 serially received 在 也
这 dra 或者 drb 端口 在 用户-编写程序 时间 slots. 数据 是 总是 received 和 这
大多数 重大的 位 第一. 为 compressed 信号, 1 字节 的 数据 为 各自 频道 是 received
每 125 µs 在 这 pclk 比率. 在 这 直线的 状态, 二 consecutive 字节 的 数据 为 各自
频道 是 received 每 125 µs 在 这 pclk 比率. drb 是 不 有 在 所有 包装 类型.
dxa/dxb 输出 pcm 数据 transmit. 这 transmit 数据 从 途径 1, 2, 3, 和 4 是 sent serially 输出 在
也 这 dxa 或者 dxb 端口 或者 两个都 端口 在 用户-编写程序 时间 slots. 数据 是 总是
transmitted 和 这 大多数 重大的 位 第一. 这 输出 是 有 每 125 µs 和 这
数据 是 shifted 输出 在 8-位 (16-位 在 直线的 或者 pcm signaling 状态) bursts 在 这 pclk 比率.
dxa 和 dxb 是 高 阻抗 在 时间 slots, 当 这 设备 是 在 这 inactive
状态 和 非 pcm signaling, 或者 当 这 截止 transmit path 位 (ctp) 是 在. dxb 是 不
有 在 所有 包装 类型.
FS 输入 框架 同步. 这 框架 同步 脉冲波 是 一个 8 khz 信号 那 identifies 时间 slot 0, 时钟 slot
0 的 一个 系统
’
s pcm 框架. 这 qslac 设备 references 单独的 时间 slots 和 遵守
至 这个 输入, 这个 必须 是 同步 至 pclk.
INT
输出 中断. int是 一个 起作用的 低 输出 信号 这个 是 可编程序的 作 也 ttl compati-
ble 或者 打开 流. 这
INT
输出 变得 低 任何 时间 一个 的 这 输入 位 在 这 real 时间
数据 寄存器 改变 状态 和 是 不 masked. 它 也 变得 低 任何 时间 新 transmit 数据
呈现 如果 这个 中断 是 armed.
INT
仍然是 低 直到 这 适合的 寄存器 是 读 通过
这 微处理器 接口, 或者 这 qslac 设备 receives 也 一个 软件 或者 硬件
重置. 这 单独的 cdx
y
位 在 这 real 时间 数据 寄存器 能 是 masked 从 造成
一个 中断 用 使用 command 26 的 这 mpi. 这 transmit 数据 中断 必须 是 armed
和 一个 位 在 这 运行 情况 寄存器.
mclk/e1 输入/输出 主控 时钟 (输入)/使能 cd1 multiplex (输出). 这 主控 时钟 能 是 一个 1.536 mhz,
1.544 mhz, 或者 2.048 mhz (时间 1, 2, 或者 4) 时钟 为 使用 用 这 数字的 信号 processor. 如果 这
内部的 时钟 是 获得 从 这 pcm 时钟 输入 (pclk), 这个 管脚 能 是 使用 作 一个 e1 输出-
放 至 控制 legerity slics having 多路复用 hookswitch 和 地面-关键 探测器 输出-
puts.
PCLK 输入 pcm 时钟. 这 pcm 时钟 确定 这 比率 在 这个 pcm 数据 是 serially shifted 在 或者
输出 的 这 pcm 端口. pclk 是 一个 integer 多样的 的 这 框架 同步 频率. 这 maxi-
mum 时钟 频率 是 8.192 mhz 和 这 最小 时钟 频率 是 128 khz 为 双
pcm highway 版本 和 256 khz 为 单独的 pcm highway 版本. 这 最小 时钟
比率 必须 是 doubled 如果 直线的 状态 或者 pcm signaling 是 使用. pclk 发生率 在
1.03 mhz 和 1.53 mhz 是 不 允许. optionally, 这 数字的 信号 处理器 时钟 能
是 获得 从 pclk 相当 比 mclk.
RST
输入 重置. 一个 逻辑 低 信号 在 这个 管脚 resets 这 qslac 设备 至 它的 default 状态. 这 rst
管脚 将 是 系 至 vccd 如果 它 是 不 需要 在 这 系统.
tsca,
TSCB
输出 时间 slot 控制. 这 时间 slot 控制 输出 是 打开 流 输出 (需要 拉-向上
电阻器 至 vccd) 和 是 正常情况下 inactive (高 阻抗).
TSCA
或者
TSCB
是 起作用的
(低) 当 pcm 数据 是 transmitted 在 这 dxa 或者 dxb 管脚 各自.
VIN
1
–
VIN
4
输入 相似物. 这 相似物 voice 带宽 信号 是 应用 至 这 vin 输入 的 这 qslac 设备. 这
vin 输入 是 片面的 在 vref 用 一个 大 内部的 电阻. 这 音频的 信号 是 抽样, digitally
processed 和 encoded, 和 然后 制造 有 在 这 ttl-兼容 pcm 输出 (dxa
或者 dxb). 如果 这 digitizer saturates 在 这 积极的 或者 负的 方向, vin 是 牵引的 用 一个 re-
duced 阻抗 对着 agnd 或者 vccd, 各自. vin
1
是 这 输入 为 频道 1, vin
2
是 这 输入 为 频道 2, vin
3
是 这 输入 为 频道 3, 和 vin
4
是 这 输入 为 频道 4.
管脚 names 类型 描述
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