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ADS7806
图示 6. 转换 和 读 定时 和 外部 时钟 (ext/int 系 高) 读 在 一个 转换.
外部 数据 时钟
(之后 一个 转换)
之后 转换 ‘n’ 是 完成 和 这 输出 寄存器
有 被 updated, busy (管脚 24) 将 go 高. 和 cs
低 和 r/c 高, 有效的 数据 从 转换 ‘n’ 将 是
输出 在 sdata (管脚 19) 同步 至 这 外部 数据
时钟 输入 在 dataclk (管脚 18). 这 msb 将 是 有效的
在 这 第一 下落 边缘 和 这 第二 rising 边缘 的 这
外部 数据 时钟. 这 lsb 将 是 有效的 在 这 12th 下落
边缘 和 13th rising 边缘 的 这 数据 时钟. tag (管脚 20)
将 输入 一个 位 的 数据 为 每 外部 时钟 脉冲波. 这
第一 位 输入 在 tag 将 是 有效的 在 sdata 在 这 13th
下落 边缘 和 这 14th rising 边缘 的 dataclk; 这
第二 输入 位 将 是 有效的 在 这 14th 下落 边缘 和 这
15th rising 边缘, 等 和 一个 持续的 数据 时钟, tag
数据 将 是 输出 在 sdata 直到 这 内部的 输出
寄存器 是 updated 和 这 结果 从 这 next 变换器-
sion. 谈及 至 表格 vi 和 图示 5.
外部 数据 时钟
(在 一个 转换)
之后 转换 ‘n’ 有 被 initiated, 有效的 数据 从
转换 ‘n-1’ 能 是 读 和 将 是 有效的 向上 至 12
µ
s
之后 这 开始 的 转换 ‘n’. 做 不 attempt 至 时钟 输出
数据 从 12
µ
s 之后 这 开始 的 转换 ‘n’ 直到 busy
(管脚 24) rises; 这个 将 结果 在 数据 丧失. note: 为 这
最好的 可能 效能 当 使用 一个 外部 数据
时钟, 数据 应当 不 是 clocked 输出 在 一个 转换.
这 切换 噪音 的 这 异步的 数据 时钟 能
导致 数字的 feedthrough degrading 这 转换器’s perfor-
mance. 谈及 至 表格 vi 和 图示 6.
tag 特性
tag (管脚 20) 输入 串行 数据 同步 至 这 外部
或者 内部的 数据 时钟.
当 使用 一个 外部 数据 时钟, 这 串行 位 stream 输入
在 tag 将 follow 这 lsb 输出 在 sdata 直到 这
内部的 输出 寄存器 是 updated 和 新 转换
结果. 看 表格 vi 和 计算数量 5 和 6.
这 逻辑 水平的 输入 在 tag 为 这 第一 rising 边缘 的 这
内部的 数据 时钟 将 是 有效的 在 sdata 之后 所有 12 位
的 有效的 数据 有 被 输出.
输入 范围
这 ads7806 提供 三 输入 范围: 标准
±
10v 和
0-5v, 和 一个 0-4v 范围 为 完全, 单独的 供应 系统.
计算数量 7a 和 7b 显示 这 需要 电路 连接 为
implementing 各自 输入 范围 和 optional 补偿 和 增益
调整 电路系统. 补偿 和 全部 规模 错误
(1)
规格
是 测试 和 有保证的 和 这 fixed 电阻器 显示 在
图示 7b. adjustments 为 补偿 和 增益 是 描述 在
这
校准
部分 的 这个 数据 薄板.
这 补偿 和 增益 是 调整 内部 至 准许 外部
修整 和 一个 单独的 供应. 这 外部 电阻器 com-
pensate 为 这个 调整 和 能 是 left 输出 如果 这 补偿
和 增益 将 是 corrected 在 软件 (谈及 至 这
calibra-
tion
部分).
这 输入 阻抗, summarized 在 表格 ii, 结果 从 这
结合体 的 这 内部的 电阻 网络 显示 在 这
front 页 的 这 产品 数据 薄板 和 这 外部 电阻器
便条: (1) 全部 规模 错误 包含 补偿 和 增益 errors 量过的 在 两个都
+fs 和 –fs.
外部
DATACLK
CS
位 11 (msb)
r/c
BUSY
数据
TAG
位 0 (lsb)
tag 0
tag 1
tag 1 tag 12
tag 13 tag 14
tag 0
t
20
t
21
t
1
t
11
t
3
t
17
t
18
t
19
t
22
t
20
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