ad1866–digital 电路 仔细考虑
rev. 0–8–
L
S
B
M
S
B
M
S
B
L
S
B
CLK
DL
DR
LL
LR
图示 9. ad1866 控制 信号
输入 数据
这 数字的 输入 端口 的 这 ad1866 雇用 five 信号: 数据
left (dl), 数据 正确的 (dr), 获得 left (ll), 获得 正确的
(lr), 和 时钟 (clk). dl 和 dr 是 这 串行 输入 为
这 left 和 正确的 dacs, 各自. 输入 数据 位 是 clocked
在 这 输入 寄存器 在 这 rising 边缘 的 clk. 这 下落
edges 的 ll 和 lr 导致 这 last 16 位 这个 是 clocked
在 这 串行 寄存器 至 是 shifted 在 这 dacs, 因此 向上-
dating 这 各自的 dac 输出. 为 系统 使用 仅有的 一个
单独的 获得 信号, ll 和 lr 将 是 连接 一起. 为
系统 使用 仅有的 一个 数据 信号, dr 和 dl 将 是 con-
nected 一起. 数据 是 transmitted 至 这 ad1866 在 一个 位
stream composed 的 16-位 words 和 一个 串行, twos comple-
ment, msb 第一 format. left 和 正确的 途径 share 这 时钟
(clk) 信号.
图示 9 illustrates 这 一般 信号 (所需的)东西 为 数据
转移 为 这 ad1866.
定时
图示 10 illustrates 这 明确的 定时 (所需的)东西 那 必须
是 符合 在 顺序 为 这 数据 转移 至 是 accomplished prop-
erly. 这 输入 管脚 的 这 ad1866 是 两个都 ttl 和 +5 v
cmos 兼容.
>30ns
>10ns
>10ns
>30ns
>30ns
>15ns
>40ns
>40ns
dr/dl
CLK
lr/ll
>67ns
>40ns
图示 10. ad1866 输入 信号 定时
这 最大 时钟 比率 的 这 ad1866 是 指定 至 是 在
least 13.5 mhz. 这个 时钟 比率 准许 数据 转移 比率 的 2
×
,
4
×
, 8
×
, 和 16
×
F
S
(在哪里 f
S
相等 44.1 khz). 这 applica-
tions 部分 的 这个 数据 薄板 包含 额外的 指导原则 为
使用 这 ad1866.
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