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1998 将 15 7
飞利浦 半导体 产品 规格
增强 video 输入 处理器 (evip) SAA7111A
RTS0 29 O 二 功能 输出; 控制 用 i
2
c-总线 位 rtse0.
RTSE0 = 0: odd/甚至 ﬁeld identiﬁcation (高 = odd ﬁeld). rtse0 = 1: vertical
锁 指示信号; 一个 高 状态 indicates 那 这 内部的 vertical 噪音 limiter (vnl)
有 锁.
VS 30 O vertical 同步 信号 (使能 通过 i
2
c-总线 位 oehv); 这个 信号 indicates 这 vertical
同步 和 遵守 至 这 yuv 输出. 这 高 时期 的 这个 信号 是 大概
六 线条 如果 这 vnl 函数 是 起作用的. 这 积极的 斜度 包含 这 阶段
信息 为 一个 deﬂection 控制.
HREF 31 O horizontal 涉及 输出 信号 (使能 通过 i
2
c-总线 位 oehv); 这个 信号 是 使用
至 表明 数据 在 这 数字的 yuv 总线. 这 积极的 斜度 marks 这 beginning 的 一个
新 起作用的 线条. 这 高 时期 的 href 是 720 y 样本 长. href 能 是 使用
至 同步 数据 多路调制器/demultiplexer. href 是 也 呈现 在 这
vertical blanking 间隔.
V
SSD3
32 P 地面 为 数字的 供应 电压 输入 3.
V
DDD3
33 P 数字的 供应 电压 3 (+3.3 v).
VPO
(15 至 10)
34 至 39 O 数字的 vpo-总线 (video 端口 输出) 信号; 高等级的 位 的 这 16-bit vpo-bus 或者 这
16-位 rgb-总线 输出 信号. 这 输出 数据 比率, 这 format 和 multiplexing
scheme 的 这 vpo-总线 是 控制 通过 i
2
c-总线 位 ofts0 和 ofts1. 如果 i
2
c-总线
位 vipb = 1 这 六 msbs 的 这 digitized 输入 信号 是 连接 至 这些 输出,
conﬁgured 用 这 i
2
c-总线 ‘mode’ 位 (看 figs 33 至 40):
LUMA
→
VPO15 至 vpo8, chroma
→
VPO7 至 vpo0.
V
SSD2
40 P 地面 为 数字的 供应 电压 输入 2.
V
DDD2
41 P 数字的 供应 电压 2 (+3.3 v).
VPO
(9 至 0)
42 至 51 O 数字的 vpo-总线 输出 信号; 更小的 位 的 这 16-位 yuv-总线 或者 这 16-bit rgb-bus
输出 信号. 这 输出 数据 比率, 这 format 和 multiplexing schema 的 这
vpo-总线 是 控制 通过 i
2
c-总线 位 ofts0 和 ofts1. 如果 i
2
c-总线 位 vipb = 1
这 digitized 输入 信号 是 连接 至 这些 输出, conﬁgured 用 这 i
2
c-总线
‘mode’ 位 (看 figs 33 至 40): luma
→
VPO15 至 vpo8,
CHROMA
→
VPO7 至 vpo0.
FEI 52 I 快 使能 输入 信号 (起作用的 低); 这个 信号 是 使用 至 控制 快 切换 在
这 数字的 yuv-总线. 一个 高 在 这个 输入 forces 这 ic 至 设置 它的 y 和 uv 输出 至
这 高 阻抗 状态.
GPSW 53 O 一般 目的 转变 输出; 这 状态 的 这个 信号 是 设置 通过 i
2
c-总线 控制 和
这 水平 是 ttl 兼容.
XTAL 54 O 第二 终端 的 结晶 振荡器; 不 连接 如果 外部 时钟 信号 是 使用.
XTALI 55 I 输入 终端 为 24.576 mhz 结晶 振荡器 或者 连接 的 外部 振荡器
和 cmos 兼容 正方形的 波 时钟 信号.
V
SSD1
56 P 地面 为 数字的 供应 电压 输入 1.
V
DDD1
57 P 数字的 供应 电压 输入 1 (+3.3 v).
TRST 58 I 测试 重置 输入 不 (起作用的 低), 为 boundary scan 测试; 注释 1, 2 和 3.
TCK 59 I 测试 时钟 为 boundary scan 测试; 便条 1.
RTCO 60 O real 时间 控制 输出: 包含 信息 关于 真实的 系统 时钟 频率,
subcarrier 频率 和 阶段 和 pal sequence.
标识
管脚
i/o/p 描述
(l)qfp64

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1998 将 15 7 飞利浦半导体产品规格增强 video 输入处理器 (evip) SAA7111A RTS0 29 O 二功能输出; 控制用 i 2 c-总线位 rtse0. RTSE0 = 0: odd/甚至 ﬁeld identiﬁcation (高 = odd ﬁeld). rtse0 = 1: vertical 锁指示信号; 一个高状态 indicates 那这内部的 vertical 噪音 limiter (vnl) 有锁. VS 30 O vertical 同步信号 (使能通过 i 2 c-总线位 oehv); 这个信号 indicates 这 vertical 同步和遵守至这 yuv 输出. 这高时期的这个信号是大概六线条如果这 vnl 函数是起作用的. 这积极的斜度包含这阶段信息为一个 deﬂection 控制. HREF 31 O horizontal 涉及输出信号 (使能通过 i 2 c-总线位 oehv); 这个信号是使用至表明数据在这数字的 yuv 总线. 这积极的斜度 marks 这 beginning 的一个新起作用的线条. 这高时期的 href 是 720 y 样本长. href 能是使用至同步数据多路调制器/demultiplexer. href 是也呈现在这 vertical blanking 间隔. V SSD3 32 P 地面为数字的供应电压输入 3. V DDD3 33 P 数字的供应电压 3 (+3.3 v). VPO (15 至 10) 34 至 39 O 数字的 vpo-总线 (video 端口输出) 信号; 高等级的位的这 16-bit vpo-bus 或者这 16-位 rgb-总线输出信号. 这输出数据比率, 这 format 和 multiplexing scheme 的这 vpo-总线是控制通过 i 2 c-总线位 ofts0 和 ofts1. 如果 i 2 c-总线位 vipb = 1 这六 msbs 的这 digitized 输入信号是连接至这些输出, conﬁgured 用这 i 2 c-总线 ‘mode’ 位 (看 figs 33 至 40): LUMA → VPO15 至 vpo8, chroma → VPO7 至 vpo0. V SSD2 40 P 地面为数字的供应电压输入 2. V DDD2 41 P 数字的供应电压 2 (+3.3 v). VPO (9 至 0) 42 至 51 O 数字的 vpo-总线输出信号; 更小的位的这 16-位 yuv-总线或者这 16-bit rgb-bus 输出信号. 这输出数据比率, 这 format 和 multiplexing schema 的这 vpo-总线是控制通过 i 2 c-总线位 ofts0 和 ofts1. 如果 i 2 c-总线位 vipb = 1 这 digitized 输入信号是连接至这些输出, conﬁgured 用这 i 2 c-总线 ‘mode’ 位 (看 figs 33 至 40): luma → VPO15 至 vpo8, CHROMA → VPO7 至 vpo0. FEI 52 I 快使能输入信号 (起作用的低); 这个信号是使用至控制快切换在这数字的 yuv-总线. 一个高在这个输入 forces 这 ic 至设置它的 y 和 uv 输出至这高阻抗状态. GPSW 53 O 一般目的转变输出; 这状态的这个信号是设置通过 i 2 c-总线控制和这水平是 ttl 兼容. XTAL 54 O 第二终端的结晶振荡器; 不连接如果外部时钟信号是使用. XTALI 55 I 输入终端为 24.576 mhz 结晶振荡器或者连接的外部振荡器和 cmos 兼容正方形的波时钟信号. V SSD1 56 P 地面为数字的供应电压输入 1. V DDD1 57 P 数字的供应电压输入 1 (+3.3 v). TRST 58 I 测试重置输入不 (起作用的低), 为 boundary scan 测试; 注释 1, 2 和 3. TCK 59 I 测试时钟为 boundary scan 测试; 便条 1. RTCO 60 O real 时间控制输出: 包含信息关于真实的系统时钟频率, subcarrier 频率和阶段和 pal sequence. 标识管脚 i/o/p 描述 (l)qfp64

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