1998 将 15 6
飞利浦 半导体 产品 规格
增强 video 输入 处理器 (evip) SAA7111A
7 固定
标识
管脚
i/o/p 描述
(l)qfp64
n.c. 1
−
做 不 连接.
TDO 2 O 测试 数据 输出 为 boundary scan 测试; 便条 1.
TDI 3 I 测试 数据 输入 为 boundary scan 测试; 便条 1.
TMS 4 I 测试 模式 选择 输入 为 boundary scan 测试 或者 scan 测试; 便条 1.
V
SSA2
5 P 地面 为 相似物 供应 电压 频道 2.
AI22 6 I 相似物 输入 22.
V
DDA2
7 P 积极的 供应 电压 为 相似物 频道 2 (+3.3 v).
AI21 8 I 相似物 输入 21.
V
SSA1
9 P 地面 为 相似物 供应 电压 频道 1.
AI12 10 I 相似物 输入 12.
V
DDA1
11 P 积极的 供应 电压 为 相似物 频道 1 (+3.3 v).
AI11 12 I 相似物 输入 11.
V
SSS
13 P 基质 地面 连接.
AOUT 14 O 相似物 测试 输出; 为 测试 这 相似物 输入 途径.
V
DDA0
15 P 积极的 供应 电压 为 内部的 时钟 发生器 电路 (cgc) (+3.3 v).
V
SSA0
16 P 地面 为 内部的 cgc.
VREF 17 O vertical 涉及 输出 信号 (i
2
c-位 混合 = 0) 或者 inverse composite blanking
信号 (i
2
c-位 混合 = 1) (使能 通过 i
2
c-总线 位 oehv).
V
DDD5
18 P 数字的 供应 电压 5 (+3.3 v).
V
SSD5
19 P 地面 为 数字的 供应 电压 5.
LLC 20 O 线条-锁 系统 时钟 输出 (27 mhz).
LLC2 21 O 线条-锁 时钟
1
⁄
2
输出 (13.5 mhz).
CREF 22 O 时钟 涉及 输出: 这个 是 一个 时钟 qualifier 信号 distributed 用 这 内部的 cgc
为 一个 数据 比率 的 llc2. 使用 cref 所有 接口 在 这 vpo 总线 是 能 至
发生 一个 总线 定时 和 完全同样的 阶段. 如果 ccir 656 format 是 选择
(ofts0 = 1 和 ofts1 = 1) 一个 inverse composite blanking 信号 (pixel qualifier) 是
提供 在 这个 管脚.
RES 23 O 重置 输出 (起作用的 低); sets 这 设备 在 一个 defined 状态. 所有 数据 输出 是
在 高 阻抗 状态. 这 i
2
c-总线 是 重置 (waiting 为 开始 情况).
CE 24 I 碎片 使能; 连接 至 地面 forces 一个 重置, 向上 从 版本 3 电源 保存
函数 additionally 有.
V
DDD4
25 P 数字的 供应 电压 输入 4 (+3.3 v).
V
SSD4
26 P 地面 为 数字的 供应 电压 输入 4.
HS 27 O horizontal 同步 输出 信号 (可编程序的); 这 positions 的 这 积极的 和
负的 slopes 是 可编程序的 在 8 llc increments 在 一个 完全 线条
(相等 64
µ
s) 通过 i
2
c-总线 字节 hsb 和 hss. fine 位置 调整 在 2 LLC
increments 能 是 执行 通过 i
2
c-总线 位 hdel1 和 hdel0.
RTS1 28 O 二 功能 输出; 控制 用 i
2
c-总线 位 rtse1.
RTSE1 = 0: pal 线条 identifier (低 = pal 线条); indicates 这 inverted 和
非-inverted r
−
y 组件 为 pal 信号. rtse1 = 1: h-pll 锁 指示信号;
一个 高 状态 indicates 那 这 内部的 horizontal pll 有 锁.
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