1995 Oct 18 6
飞利浦 半导体 产品 规格
一个 碎片 front-终止 1 (ocf1) saa7110; saa7110a
8 固定
标识 管脚 描述
SP 1 测试 管脚 输入; (变换 管脚) 连接 至 地面 为 正常的 运作
AP 2 测试 管脚 输入; (action 管脚) 连接 至 地面 为 正常的 运作
RTCO 3 real 时间 控制 输出. 这个 管脚 是 使用 至 fit serially 这 increments 的 这 hpll 和
fsc-pll 和 信息 的 这 pal 或者 secam sequence.
SA 4 I
2
c-总线 从动装置 地址 选择 输入. 低: 从动装置 地址 = 9ch 为 写, 9dh 为 读;
高 = 9dh 为 写, 9fh 为 读.
SDA 5 I
2
c-总线 串行 数据 输入/输出
SCL 6 I
2
c-总线 串行 时钟 输入
i.c. 7 保留 管脚; 做 不 连接
i.c. 8 保留 管脚; 做 不 连接
i.c. 9 保留 管脚; 做 不 连接
V
SSA4
10 地面 为 相似物 输入 4
AI42 11 相似物 输入 42
V
DDA4
12 供应 电压 (+5 v) 为 相似物 输入 4
AI41 13 相似物 输入 41
V
SSA3
14 地面 为 相似物 输入 3
AI32 15 相似物 输入 32
V
DDA3
16 供应 电压 (+5 v) 为 相似物 输入 3
AI31 17 相似物 输入 31
V
SSA2
18 地面 为 相似物 输入 2
AI22 19 相似物 输入 22
V
DDA2
20 供应 电压 (+5 v) 为 相似物 输入 2
AI21 21 相似物 输入 21
V
ss(s)
22 基质 地面
AOUT 23 相似物 测试 输出; 做 不 连接
V
DDA0
24 供应 电压 (+5 v) 为 内部的 cgc (时钟 一代 电路)
V
SSA0
25 地面 为 内部的 cgc
LFCO 26 线条 频率 控制 输出; 这个 是 这 相似物 时钟 控制 信号 驱动 这 外部
cgc. 这 频率 是 一个 多样的 的 这 真实的 线条 频率 (nominally 7.375/6.13636 mhz).
这 信号 有 一个 triangular 表格 和 4-位 精度.
V
DD
27 供应 电压 (+5 v)
V
SS
28 地面
LLC 29 线条-锁 时钟 输入/输出 (cgce = 1, 输出; cgce = 0, 输入). 这个 是 这 系统
时钟, 它的 频率 是 1888
×
f
h
为 50 hz/625 线条 每 field 系统 和 1560
×
f
h
为
60 hz/525 线条 每 field 系统; 或者 能变的 输入 时钟 向上 至 32 mhz 在 输入 模式.
LLC2 30 线条-锁 时钟
1
⁄
2
输出; f
LLC2
= 0.5
×
f
LLC
(cgce = 1, 输出; cgce = 0, 高
阻抗).
CREF 31 时钟 涉及 输入/输出 (cgce = 1, 输出; cgce = 0, 输入). 这个 是 一个 时钟 qualifier
信号 distributed 用 这 内部的 或者 一个 外部 时钟 发生器 电路 (cgc). 使用 cref 所有
接口 在 这 yuv-总线 是 能 至 发生 一个 总线 定时 和 完全同样的 阶段.
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