1997 十一月 17 9
飞利浦 半导体 初步的 规格
iso/mpeg 音频的 源 解码器 SAA2502
7.2.3 L
OCKED 内部的 样本 时钟
这个 模式 differs 从 这 previous 一个 在 just 一个 单独的
aspect: 这 refclk 和 phdif 管脚 是 使用 至 realize 一个
阶段-锁 循环 (pll) 这个 locks 这 256
×
f
s
样本
时钟 至 这 refclk 涉及 时钟. 因为 这 real
goal 是 locking 样本 时钟 和 位 比率, 一个 涉及 时钟
应当 是 使用 这个 有 一个 fixed relation 至 这 输入 位
比率. 一个 例子 的 此类 一个 pll realization 是 显示 在
图.4.
这 阶段 比较器 输出 phdif 发生 一个 信号
和 一个 直流 组件 均衡的 至 这 阶段 区别
在 这 内部的 信号 sig 和 ref (看 图.5).
这 22.5792 mhz 信号 x22in 是 分隔 用 147 和 这
24.576 mhz 信号 mclkin 是 分隔 用 160. 这个 结果
在 这 一样 频率 (153.6 khz) 在 两个都 events.
一个 的 这 二 信号 是 选择 作 输入 为 这
可编程序的 分隔 用 N
1
单位. 这 选择 是 控制
handbook, halfpage
MGE470
C2
C1
C3
C4
X1
X2
R1
R4
R2
R3
26
27
32
31
SAA2502
图.3 结晶 振荡器 组件.
C1 = C2 = C3 = C4 = 10 pf;
R1 = R4 = 100 k
Ω
;
R2=R3=1k
Ω
;
X1 = 22.5792 mhz;
X2 = 24.5760 mhz.
在 此类 一个 方法 那 sig 和 256
×
f
s
将 stem 从 这
一样 源. 这 divisor n
1
是 可编程序的 和
(1 至 16)
×
8 作 可能 值.
ref 在 这 其它 hand 是 获得 从 这 refclk 输入.
二 可编程序的 dividers 在 序列 是 使用 here. n
2
将 adopt 一个 的 4 可能 值: 5, 25, 125 或者 625
当 n
3
能 是 编写程序 至 是 1 至 32. 因为 两个都
输入 的 这 阶段 比较器 有 至 运作 在 完全同样的
发生率 这 next 等式 有 至 是 obeyed:
或者, 写 differently:
为 一个 列表 的 supported refclk 频率 值
看 Chapter 8.
这 模式 的 运作 的 这 阶段 比较器 在 图.5 是
可编程序的 通过 这 控制 标记 phsmod:
REFCLK
N
2
N
3
×
--------------------------
156.6 kHz
N
1
---------------------------
=
REFCLK
153.6 kHz N
2
×
N
3
×
N
1
------------------------------------------------------
=
图.4 外部 pll 组件.
handbook, halfpage
MGE471
低-
通过
过滤
24.576 mhz
VCXO
22.5792 mhz
VCXO
PHDIF MCLKIN MCLKOUT X22IN X22OUT
SAA2502
图.5 saa2502 阶段 比较器.
handbook, 全部 pagewidth
MGE472
分隔 用
147
分隔 用
160
分隔 用
N
2
分隔 用
N
3
分隔 用
N
1
阶段
compa-
RATOR
X22IN
MCLKIN
REFCLK
153.6 khz
SIG
REF
PHDIF
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