5-4
快 和 ls ttl 数据
SN54/74LS192
•
SN54/74LS193
函数的 描述
这 ls192 和 ls193 是 asynchronously presettable
decade 和 4-位 二进制的 同步的 向上/向下 (revers-
能) counters. 这 运行 模式 的 这 ls192 decade
计数器 和 这 ls193 二进制的 计数器 是 完全同样的, 和 这
仅有的 区别 正在 这 计数 sequences 作 指出 在 这
状态 图解. 各自 电路 包含 四 主控/从动装置
flip-flops, 和 内部的 gating 和 steering 逻辑 至 提供
主控 重置, 单独的 preset, 计数 向上 和 计数 向下
行动.
各自 flip-flop 包含 jk 反馈 从 从动装置 至 主控
此类 那 一个 低-至-高 转变 在 它的 t 输入 导致 这
从动装置, 和 因此 这 q 输出 至 改变 状态. 同步的
切换, 作 opposed 至 波纹 counting, 是 达到 用
驱动 这 steering 门 的 所有 stages 从 一个 一般 计数
向上 线条 和 一个 一般 计数 向下 线条, 因此 造成 所有
状态 改变 至 是 initiated 同时发生地. 一个 低-至-高
转变 在 这 计数 向上 输入 将 进步 这 计数 用 一个;
一个 类似的 转变 在 这 计数 向下 输入 将 decrease 这
计数 用 一个. 当 counting 和 一个 时钟 输入, 这 其它
应当 是 使保持 高. 否则, 这 电路 将 也 计数 用
twos 或者 不 在 所有, 取决于 在 这 状态 的 这 第一 flip-flop,
这个 不能 toggle 作 长 作 也 时钟 输入 是 低.
这 终端 计数 向上 (tc
U
) 和 终端 计数 向下
(tc
D
) 输出 是 正常情况下 高. 当 一个 电路 有 reached
这 最大 计数 状态 (9 为 这 ls192, 15 为 这 ls193),
这 next 高-至-低 转变 的 这 计数 向上 时钟 将
导致 tc
U
至 go 低. tc
U
将 停留 低 直到 cp
U
变得
高 又一次, 因此 effectively repeating 这 计数 向上 时钟,
但是 delayed 用 二 门 延迟. similarly, 这 tc
D
输出 将
go 低 当 这 电路 是 在 这 零 状态 和 这 计数
向下 时钟 变得 低. 自从 这 tc 输出 repeat 这 时钟
波形, 它们 能 是 使用 作 这 时钟 输入 信号 至 这
next 高等级的 顺序 电路 在 一个 multistage 计数器.
各自 电路 有 一个 异步的 并行的 加载 能力
permitting 这 计数器 至 是 preset. 当 这 并行的 加载
(pl
) 和 这 主控 重置 (mr) 输入 是 低, 信息
呈现 在 这 并行的 数据 输入 (p
0
, p
3
) 是 承载 在 这
计数器 和 呈现 在 这 输出 regardless 的 这
情况 的 这 时钟 输入. 一个 高 信号 在 这 主控
重置 输入 将 使不能运转 这 preset 门, override 两个都 时钟
输入, 和 获得 各自 q 输出 在 这 低 状态. 如果 一个 的 这
时钟 输入 是 低 在 和 之后 一个 重置 或者 加载 运作,
这 next 低-至-高 转变 的 那 时钟 将 是
interpreted 作 一个 legitimate 信号 和 将 是 counted.
模式 选择 表格
MR PL CP
U
CP
D
模式
H X X X 重置 (asyn.)
L L X X preset (asyn.)
L H H H 非 改变
L H H 计数 向上
L H H 计数 向下
l = 低 电压 水平的
h = 高 电压 水平的
x = don’t 小心
= 低-至-高 时钟 转变
: 点此下载
