ST8004
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是 系 至 管脚 V
向上
, 因此 blocking 这 步伐-向上 转换器. 在 这个 情况, V
DDP
必须 是 系 至 V
DD
和 这
电容 在 管脚 S1 和 S2 将 是 omitted.
电压 SUPERVISOR (为 V
THSEL
=V
DD
或者 floating)
这个 块 surveys 这 V
DD
供应. 一个 定义 重置 脉冲波 的 大概 10 ms (t
W
) 是 使用 内部 为
维持 这 IC 在 这 inactive 模式 在 powering 向上 或者 powering 向下 的 V
DD
(看 图.1). 作 长
作 V
DD
是 较少 比 V
th2
+V
hys(th2)
, 这 IC 将 仍然是 inactive whatever 这 水平 在 这 command 线条.
这个 也 lasts 为 这 持续时间 的 t
W
之后 V
DD
有 reached 一个 水平的 高等级的 比 V
th2
+V
hys(th2)
.这 系统
控制 应当 不 attempt 至 开始 一个 触发 sequence 在 这个 时间. 当 V
DD
falls 在下 V
th2
,
一个 deactivation sequence 的 这 联系 是 执行.
电压 SUPERVISOR (为 V
THSEL
= 地)
这个 块 surveys 这 V
DD
供应. 一个 定义 重置 脉冲波 的 大概 10 ms (t
W
) 是 使用 内部 为
维持 这 IC 在 这 inactive 模式 在 powering 向上 或者 powering 向下 的 V
DD
(看 图.2). 如果 V
DD
是 较少 比 V
th3
在 一个 时间, 变长 比
∆
T
HFIL
(最大值 150µs), 这 IC 将 仍然是 inactive whatever 这
水平 在 这 command 线条. 这 IC 仍然是 inactive 也 为 这 持续时间 的 tw 之后 V
DD
有 reached 一个
水平的 高等级的 比 V
th3
. 这 系统 控制 应当 不 attempt 至 开始 一个 触发 sequence 在 这个
时间. 当 V
DD
falls 在下 V
th3
在 时间 更多 比
∆
T
HFIL
, 一个 deactivation sequence 的 这 联系 是
执行.
时钟 电路系统
这 时钟 信号 (clk) 至 这 card 是 也 获得 从 一个 时钟 信号 输入 在 这 管脚 XTAL1 或者 从 一个
结晶 向上 至 26 MHz 连接 在 管脚 XTAL1 和 xtal2.
这 频率 将 是 选择 在 f
XTAL
,1/2 f
XTAL
,1/4 f
XTAL
或者 1/8 f
XTAL
通过 管脚 CLKDIV1 和 CLKDIV2
(看 表格 1). 这 频率 改变 是 同步的, 这个 意思 那 在 转变, 非 脉冲波 是
shorter 比 45% 的 这 smallest 时期 和 那 这 第一 和 last 时钟 脉冲波 周围 这 改变 有 这
准确无误的 宽度.
Inthecaseoff
XTAL
, 这 职责 factors 取决于 在 这 信号 在 xtal1.
在 顺序 至 reach 一个 45% 至 55% 职责 因素 在 这 管脚 CLK 这 输入 信号 在 XTAL1 应当 有 一个 职责
因素 的 48% 至 52% 和 转变 时间 的 较少 比 5% 的 这 输入 信号 时期.如果 一个 结晶 是 使用 和
f
XTAL
, 这 职责 因素 在 管脚 CLK 将 是 45% 至 55% 取决于 在 这 布局 和 在 这 结晶
特性 和 频率. 在 这 其它 具体情况, 它 是 有保证的 在 45% 和 55% 的 这 时期.
这 结晶 振荡器 runs 作 soon 作 这 IC 是 powered-向上. 如果 这 结晶 振荡器 是 使用, 或者 如果 这 时钟
脉冲波 在 XTAL1 是 永久的, 然后 这 时钟 脉冲波 将 是 应用 至 这 card 符合 至 这 定时
图解 的 这 触发 sequence. 如果 这 信号 应用 至 XTAL1 是 控制 用 这 微观的-控制,
然后 这 时钟 脉冲波 将 是 应用 至 这 card 用 这 微控制器 之后 completion 的 这 触发
sequence.
表格 1
i/o 电路系统
这 三 数据 线条 i/o, AUX1 和 AUX2 是 完全同样的. 这 空闲 状态 是 认识到 用 数据 线条 i/o 和 i/
OUC 正在 牵引的 高 通过 一个 10k 电阻 (i/o 至 V
CC
和 i/ouc 至 V
DD
). i/o 是 关联 至 V
CC
,和
i/ouc 至 V
DD
, 因此 准许 运作 和 V
CC
≠
V
DD
. 这 第一 线条 在 这个 一个 下落 边缘 occurs
变为 这 主控. 一个 反对-获得 电路 使不能运转 这 发现 的 下落 edges 在 这 其它 线条, 这个
然后 变为 这 从动装置. 之后 一个 时间 延迟 td (边缘) (大概 200 ns), 这 N 晶体管 在 这 从动装置
线条 是 转变 在, 因此 transmitting 这 逻辑 0 呈现 在 这 主控 线条.当 这 主控 线条 returns 至
逻辑 1, 这 P 晶体管 在 这 从动装置 线条 是 转变 在 在 这 时间 延迟 td (边缘) 和 然后 两个都 线条
返回 至 它们的 空闲 状态. 这个 起作用的 拉-向上 特性 确保 快 低-至-高 transitions; 它 是 能 至
deliver 更多 比 1 毫安 向上 至 一个 输出 电压 的 0.9 V
CC
在 一个 80pF 加载. 在 这 终止 的 这 起作用的 拉-向上
CLKDIV1 CLKDIV2 CLK
00
1/8 f
XTAL
01
1/4 f
XTAL
11
1/2 f
XTAL
10
f
XTAL
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