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STE100P
5.0 硬件 控制 接口
5.1 运行 配置
这 硬件 控制 接口 组成 的 这 mf<4:0>, CFG <1:0> 和 FDE 输入 管脚 作 好 作 这 led/
垫子 管脚. 这个 接口 是 使用 至 配置 运行 特性 的 这 ste100p. 这 硬件 控制
接口 提供 最初的 值 为 这 MDIO 寄存器, 和 然后 passes 控制 至 这 MDIO 接口. individ-
ual 碎片 寻址 通过 这 led/垫子 管脚 准许 多样的 STE100P 设备 至 share 这 MII 接口. 表格 2
显示 如何 至 设置 向上 这 desired 运行 配置 使用 这 硬件 控制 接口.
表格 2. 运行 配置 / 自动-negotiation 使能
便条:
如果 管脚 5, MF0 = 0, 或者 ANE (管脚 MF0 / pr0:12) = 0 (自动-negotiation 无能), 然后 PR4 位 5-8 将 包含 这 default 值 表明
在 这 表格 描述 寄存器 pr4.
5.2 LED / PHY 地址 接口
这 LED 输出 管脚 能 是 使用 至 驱动 LED’s 直接地, 或者 能 是 使用 至 提供 状态 信息 至 一个 网-
工作 管理 设备. 这 起作用的 状态 的 各自 LED 输出 驱动器 是 依赖 在 这 逻辑 水平的 抽样
用 这 相应的 PHY 地址 输入 在之上 电源-向上/重置. 为 例子, 如果 一个 给 垫子 输入 是 resistively
牵引的 低 然后 这 相应的 LED 输出 将 是 配置 作 一个 起作用的 高 驱动器. 相反地, 如果 一个 给
垫子 输入 是 resistively 牵引的 高 然后 这 相应的 LED 输出 将 是 配置 作 一个 起作用的 低 驱动器.
这些 输出 是 标准 CMOS 驱动器 和 不 打开-流.
这 STE100P pad[4:0] 输入 提供 向上 至 32 唯一的 PHY 地址 选项.
一个 地址 选择 的 所有
zeros (00000) 将 结果 在 一个 PHY 分开 情况 作 一个 结果 的 电源-在/重置
, 作 documented 为 PR0
位 11.
看 部分 7 为 更多 详细地 描述 的 设备 运作.
6.0 寄存器 和 DESCRIPTORS 描述
那里 是 11 寄存器 和 16 位 各自 supported 为 ste100p. 这个 包含 7 基本 寄存器 这个 是 de-
fined 符合 至 这 clause 22 “Reconciliation sub-layer 和 媒介 独立 Interface” 和 clause 28
“Physical Layer link signaling 为 10 mb/s 和 100 mb/s 自动-negotiation 在 twisted pair” 的 ieee802.3u stan-
dard.
那里 是 11 寄存器 和 16 位 各自 supported 为 这 ste100p. 这些 包含 7 基本 寄存器 这个 是
定义 符合 至 这 clause 22 “Reconciliation Sublayer 和 媒介 独立 Interface” 和 clause 28
“Physical Layer link signaling 为 10 mb/s 和 100 mb/s 自动-negotiation 在 twisted pair” 的 ieee802.3u stan-
dard.
在 增加, 那里 是 4 特定的 寄存器 为 先进的 碎片 控制 和 状态 信息.
Desired
Configuration
输入 值 PR4 寄存器 位 影响
CFG0 CFG1 FDE [8] TXF [7] TXH [6] 10F [5] 10H
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