n. 名字 Type 函数
28 cs0/gx0 做/di MCU 控制 模式: cs0.
Slic CS 控制 #0.
取决于 在 CONF reg. 内容 能 是 一个 CS 输出 为 SLIC #0 或者 一个 静态的 i/o.
当 配置 作 CS 输出 它 是 automatically 发生 用 这 Codec 和 一个
repetition 时间 的 31.25
µ
s. 在 这个 模式 也 这 IO
11..0
是 同步 和 carry
恰当的 数据 在 和 输出 同步的 和 cs.
管脚-strap 控制 模式: gx0.
Transmit 增益 程序编制 频道 0:
1: Transmit 增益 = 0dB
0: Transmit 增益 = - 3.5db
29 cs1/gx1 做/di MCU 控制 模式: cs1:
Slic CS 控制 #1, (看 CS0 描述).
管脚-strap 控制 模式: gx1.
Transmit 增益 程序编制 频道 1 (看 GX0 描述)
53 cs2/gx2 做/di MCU 控制 模式: cs2.
Slic CS 控制 #2, (看 CS0 描述).
管脚-strap 控制 模式: gx2.
Transmit 增益 程序编制 频道 2 (看 GX0 描述)
52 cs3/gx3 做/di MCU 控制 模式: cs3.
Slic CS 控制 #3, (看 CS0 描述).
管脚-strap 控制 模式: gx3.
Transmit 增益 程序编制 频道 3 (看 GX0 描述)
4 cs/pd1 di/di MCU 控制 模式: cs.
碎片 选择 的 串行 控制 总线. When 这个 管脚 是 低 控制 信息 能 是
写 至 或者 读 从 这 设备 通过 这 CI 和 CO 管脚.
管脚-strap 控制 模式: pd1.
电源 向下 command 频道 1. (看 PD2 描述).
7 cclk/gr1 di/di MCU 控制 模式: cclk.
时钟 的 串行 控制 总线. 这个 时钟 shifts 串行 控制 ilnformation 在 或者 输出 的
CI 或者 CO 当 CS 输入 是 低 取决于 在 这 电流 操作指南. CCLK 将 是
asyncronous 和 这 其它 系统 clocks.
管脚-strap 控制 模式: gr1.
Receive 增益 程序编制 ch. 1, (看 GR2 描述).
6 ci/pd0 di/di MCU 控制 模式: ci.
控制 数据 输入 的 串行 控制 总线. 控制 数据 是 shifted 在 这 设备 当
CS 是 低 和 clocked 用 cclk.
管脚-strap 控制 模式: pd0.
电源 向下 command 频道 0. (看 PD2 描述).
5 co/gr0 dto/di MCU 控制 模式: co.
控制 数据 输出 的 串行 控制 总线. 控制 数据 是 shifted 输出 这 设备 当
CS 是 低 和 clocked 用 cclk. 在 这 第一 8 CCLK 脉冲 这 CO 管脚 是 h. i.,
有效的 数据 是 shifted 输出 在 这 下列的 8 CCLK 脉冲.
管脚-strap 控制 模式: gr0.
Receive 增益 程序编制 ch. 0, (看 GR2 描述).
3 int/amu odo/di MCU 控制 模式: int.
中断 输出 (打开 流), 变得 低 当 一个 数据 改变 有 被 发现 在 这
i/o 管脚. 一个 掩饰 寄存器 准许 至 掩饰 任何 i/o 管脚. 中断 是 重置 当 这 i/o
寄存器 是 读.
管脚-strap 控制 模式: amu.
一个/
µ
law 选择:
amu=0:
µ
law
amu=1: 一个 law, 甚至 位 inverted
管脚 描述
(持续)
STLC5046
6/27
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