管脚 功能
(明确的 微观的 线 模式)
管脚 名字 在/输出 描述
12 BCLK 在 Out 位 clock 输入 或者 输出 depending 的 这 CMS b它 在 CMR register. When BCLK 是
一个 输入, 它的 频率 将 是 任何 多样的 的 8 KHz 从 256 KHz 至 4096 KHz 在
formats 1, 2, 3; 512 KHz 至 6176 KHz 在 format 4. 当 BCLK 是 一个 输出, 它的
frequency 是 256 KHz, 512 khz, 1536 KHz, 2048 KHz or 2560 KHz depending of
这 选择 在 CR1 寄存器. 在 这个 情况, BCLK 是 锁 至 这 recovered 时钟
received from the line. Input or Output BCLK 是 synchronous 和 fsa/fsb. D一个tas
是 shifted 在 和 输出 (在 Bx 和 br) 在 这 BCLK 频率 在 formats 1, 2, 3. 在
format 4 datas 是 shifted out 在 h一个lf the BCLK 频率.
13 Bx 在 2B+D 输入. 基本 进入 数据 至 transmit 至 这 线条 是 shifted 在 在 这
下落 edges (在 这 BCLK 频率 或者 这 half BCLK 频率 如果 format 4
是 选择) 在 这 assigned 时间-slots. When D 频道 端口 是
使能, 仅有的 B1 &放大; B2 抽样 在 bx.
14 DCLK 输出 D 频道 时钟 输出 当 这 D 频道 端口 是 使能 在 持续的
模式. Datas 是 shifted 在 和 输出 (在 Dx 和 dr) 在 16 KHz 在 这 下落
和 rising edges 的 DCLK 各自. 在 主控 模式, DCLK 是
同步的 和 bclk.
15 Dr 输出 D 频道 数据 输出 当 这 D 频道 端口 是 使能. D 频道 数据 是
shifted 输出 从 这 UID 在 这个 管脚 在 2 可选择的 模式: 在 TDM 模式 数据
是 shifted 输出 在 这 BCLK 频率 (或者 half BCLK 频率 在 format 4) 在
这 ridsing edges 当 这 assigned 时间 slot 是 起作用的. 在 持续的 模式
数据 是 shifted 在 在 这 DCLK 频率 在 这 rising 边缘 continuously.
16 Dx 在 D 频道 数据 输入 当 这 D 频道 端口 是 使能. D 频道 数据 是
shifted 在 从 这 UID 在 这个 管脚 在 2 可选择的 模式: 在 TDM 模式 数据
是 shifted 在 在 这 BCLK 频率 (或者 half BCLK 频率 在 format 4) 在
这 下落 edges 当 这 assigned 时间 slot 是 起作用的. 在 持续的 模式
数据 是 shifted 在 在 这 DCLK 频率 在 这 下落 边缘 continuously.
17 CCLK 在 时钟 输入 为 这 MICROWIRE 控制 频道: 数据 是 shifted 在 和 输出 在 CI
和 CO 管脚 和 CCLK 频率 下列的 2 模式. 为 各自 模式 这 CCLK
极性 是 indifferent. CCLK 将 是 异步的 和 所有 这 其他 UID clocks.
18 CI 在 MICROWIRE control channel serial input: 二 字节s data 是 shifted 在 这 UID on
这个 pin 在 这 rising or the falling 边缘 of CCLK 取决于 of 这 working mode.
19 CO 输出 MICROWIRE 控制 频道 串行 输出: 二 字节 数据 是 shifted 输出 这
UID 在 这个 管脚 在 这 rising 或者 这 下落 边缘 的 CCLK 取决于 的 这
working 模式. 当 不 使能 用 CS 低, CO 是 高 阻抗.
22 SFSx 在 输出 Tx 超级的 框架 同步. 这 rising 边缘 的 SFSx indicates 这
beginning 的 这 transmit superframe 在 这 线条. 在 NT 模式 SFSx 是 总是
一个 输出. 在 LT 模式 SFSx 是 一个 输入 或者 一个 输出 取决于 的 这 SFS 位
在 CR2 寄存器. 当 SFSx 是 输入, 它 必须 是 同步的 的 fsa. 在 DECT
模式 这个 管脚 是 总是 一个 输入 在 LT 配置 和 是 使用 至 evaluate 这
round trip 延迟, 在 NT 配置 是 一个 输出 使用 至 resynchronise 这
DECT 框架 计数器.( 谈及 至 页 25)
25 SFSr 输出 Rx 超级的 框架 同步. 这 rising 边缘 的 SFSr indicates 这
beginning 的 这 received superframe 在 这 线条. UID 提供 这个 输出
仅有的 当 ESFR 位 在 CR4 寄存器 是 设置 至 1.
LSD 输出 线条 信号 发现 输出 (default 配置): This 管脚 是 一个 打开 流
输出 这个 是 正常情况下 在 这 高 阻抗 状态 但是 pulls 低 当 这
设备 先前 在 这 电源 向下 状态 receives 一个 wake-向上 用 声调 从
这 线条. 这个 信号 是 将 至 是 使用 至 wake-向上 一个 微观的-控制
从 一个 低 电源 空闲 模式. 这 LSD 输出 变得 后面的 在 这 高
阻抗 状态 当 这 设备 是 powered 向上.
26 INT 输出 中断 输出: Latched 打开-流 输出 信号 这个 是 正常情况下 高
阻抗 和 变得 低 至 要求 一个 读 循环. Pending 中断 数据 是
shifted 输出 从 CO 在 这 下列的 读-写 循环. 一些 pending 中断
将 是 queued 内部 和 将 提供 一些 中断 requests. INT 是
freed 在之上 接到 的 CS 低 和 能 go 低 又一次 当 CS 是 freed.
27 CS 在 碎片 选择 输入: 当 这个 管脚 是 牵引的 低, 数据 能 是 shifted 在 和 输出
从 这 UID 通过 CI &放大; CO 管脚. 当 高, 这个 管脚 inhibits 这
MICROWIRE 接口. 为 正常的 读 或者 写 运作, CS 有 至 是
牵引的 低 为 16 CCLK 时期.
STLC5412
7/74
: 点此下载
