12 lucent 科技 公司
数据 薄板
april 1997
t7121 hdlc 接口 为 isdn (hifi-64)
函数的 描述
(持续)
5-5029
图示 3. transmitting 和 一个 gated 时钟
这 接受者 能 是 使能 或者 无能 用 程序编制 这 enr 位 (r6—b2). 当 无能, 这 接受者
ignores 所有 串行 输入 (i.e., 非 数据 承载 在 这 先进先出). whatever 是 在 这 先进先出 在之前 这 接受者 是 dis-
abled 仍然是 intact, 和 这 微处理器 能 读 这 内容 作 正常的. disabling 这 接受者 做
不
导致 一个 接受者 重置. whenever 这 接受者 有 被 使能 和 是 subsequently 无能, 这 接受者 必须
是 重置 通过 rres (r6—b4) 在之前 它 是 reenabled.
这 hifi-64 能 receive 数据 在 也 的 二 receive 数据 管脚 (dra, 管脚 20, 或者 drb, 管脚 21) 取决于 在 这
程序编制 的 这 dra/b 位 在 寄存器 8 (r8—b7). 这 hifi-64 能 是 编写程序 至 使用 也 这 输入 的 管脚
21 (clkr/drb) 或者 这 输入 的 管脚 18 (clkx) 作 这 receive 时钟 使用 p21ctl (r5—b6). clearing p21ctl 至 0
(default) 选择 管脚 21, 当 一个 设置 的 1 选择 管脚 18. 这 选择 时钟 能 是 编写程序 至 获得
received 数据 在 也 时钟 边缘 使用 clkri (r9—b0). 设置 clkri 至 1 导致 这 接受者 至 使用 这 posi-
tive receive 时钟 边缘 至 获得 数据, 当 clearing clkri 至 0 导致 这 接受者 至 使用 这 负的 边缘.
whenever 这 时钟 边缘 是 changed, 这 接受者 应当 是 重置 通过 一个 rres (r6—b4). 当 一个 gated 时钟 是
使用, 这 接受者 begins 闭锁 数据 在 这 first 编写程序 时钟 边缘. 当 一个 gated 时钟 是 使用, 独立的
transmit 和 receive clocks 必须 是 使用 如果 数据 排成直线 至 这 first 时钟 边缘 是 必需的, 自从 这 transmit
时钟 需要 一个 extra 边缘 至 排整齐. 看 计算数量 3 和 4.
5-5030
图示 4. 接到 和 一个 burst 时钟
CLKX
DXA
transmit 1st 位 在 1st 积极的 边缘 之后 1st 负的 边缘
第一 字节 transmitted 第二 字节 transmitted
设置
时钟
EDGES
通过 r9
重置
传输者
通过 r6—b5
位 值
MAINTAINED
直到 next 边缘
CLKR
DRA
获得 在 1st receive 位 在 1st netgative 边缘 之后 receive 重置
第一 数据 字节 第二 数据 字节
设置
时钟
EDGES
通过 r9
重置
接受者
通过 r6—b4
B0 B7 B0 B7
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