TCM320AC54
大而单一的 串行 接口
联合的 pcm codec 和 过滤
scts043a – 十一月 1994 – 修订 july 1996
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邮递 办公室 盒 655303
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达拉斯市, 德州 75265
principles 的 运作
V
CC
DGND
V
BB
图示 3. 获得-向上 保护 二极管 连接
内部的 sequencing
电源-在 重置 电路系统 initializes 这 tcm320ac54 当 电源 是 第一 应用, 放置 它 在 这 电源-向下
模式. dx 和 vfro 输出 go 在 高-阻抗 states 和 所有 nonessential 电路系统 是 无能. 一个 低 水平的
或者 时钟 应用 至 mclkr/pdn powers 向上 这 设备 和 activates 所有 电路. dx, 一个 3-状态 pcm 数据 output,
仍然是 在 这 高-阻抗 状态 直到 这 arrival 的 这 第二 fsx 脉冲波.
同步的 运作
为 同步的 运作, 一个 时钟 是 应用 至 mclkx. mclkr/pdn 是 使用 作 一个 电源-向下 control. 一个 低
水平的 在 mclkr/pdn powers 向上 这 设备 和 一个 高 水平的 powers 它 向下. 在 也 情况, mclkx 是 选择
作 这 主控 时钟 为 两个都 receive 和 transmit 方向. bclkx 必须 也 有 一个 位 时钟 应用 至 它. 这
选择 的 这 恰当的 内部的 分隔物 为 一个 主控-时钟 频率 的 1.536 mhz, 1.544 mhz, 或者 2.048 mhz
能 是 完毕 通过 bclkr/clksel. 这 设备 automatically compensates 为 这 193rd 时钟 脉冲波 的 各自
框架.
一个 fixed 水平的 在 bclkr/clksel 选择 bclkx 作 这 位 时钟 为 两个都 这 transmit 和 receive 方向.
表格 1 indicates 这 发生率 的 运作 那 能 是 选择 取决于 在 这 状态 的 bclkr/clksel.
在 这 同步的 模式, bclkx 能 是 在 这 范围 从 64 khz 至 2.048 mhz 但是 必须 是 同步的 和
mclkx.
表格 1. 选择 的 主控-时钟 发生率
bclkr/clksel
主控-时钟 频率
选择
时钟 输入 1.536 mhz 或者 1.544 mhz
逻辑 输入 l (同步 模式 仅有的) 2.048 mhz
逻辑 输入 h (打开) (同步 模式 仅有的) 1.536 mhz 或者 1.544 mhz
这 encoding 循环 begins 和 各自 fsx 脉冲波, 和 这 pcm 数据 从 这 previous 循环 是 shifted 输出 的 这
使能 dx 输出 在 这 rising 边缘 的 bclkx. 之后 第八 位-时钟 时期, 这 3-状态 dx 输出 是 returned
至 这 高-阻抗 状态. 和 一个 fsr 脉冲波, pcm 数据 是 latched 通过 dr 在 这 下落 边缘 的 bclkx (或者
bclkr, 如果 运动). fsx 和 fsr 必须 是 同步的 和 mclkx 和 mclkr.
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