TN87C54_集成电路资料查询网

AUTOMOTIVE 87c5487c54-20
包装
部分 Prefix 包装 类型
87C54 AP 40-管脚 塑料 插件
87C54 一个 44-管脚 PLCC
270849–2
插件 (pdip)
270849–3

做 不 连接 保留 pins
垫子 (plcc)
图示 3 管脚 连接
管脚 描述
V
CC
 供应 voltage
V
SS
 电路 ground
V
SS1
 Secondary 地面 (在 PLCC 仅有的) 提供 至
减少 地面 bounce 和 改进 电源 供应
用-passing
NOTE
这个 管脚 是 不 一个 substitute 为 这 V
SS
管脚 (管脚 22)
端口 0 端口 0 是 一个 8-bit 打开 drain 双向的 IO
port 作 一个 输出 端口 各自 管脚 能 下沉 一些 LS
TTL inputs 端口 0 管脚 那 有 1’s 写 至 它们
float 和 在 那 状态 能 是 使用 作 高-imped-
ance inputs
端口 0 是 也 这 多路复用 低-顺序 地址 和
数据 总线 在 accesses 至 外部 程序 和
数据 Memory 在 这个 应用 它 使用 强 inter-
nal pullups 当 emitting1’s 和 能 源 和
下沉 一些 LS TTL inputs
端口 0 也 receives 这 代号 字节 在 非易失存储器
programming 和 输出 这 代号 字节 在
程序 verification 外部 pullup 电阻器 是 re-
quired 在 程序 verification
端口 1 端口 1 是 一个 8-位 双向的 IO 端口 和
内部的 pullups 这 端口 1 输出 缓存区 能 驱动
LS TTL inputs 端口 1 管脚 那 有 1’s 写 至
它们 是 牵引的 高 用 这 内部的 pullups 和 在
那 状态 能 是 使用 作 inputs 作 inputs 端口 1
管脚 那 是 externally 牵引的 低 将 源 电流
(i
IL
 在 这 数据 薄板) 因为 的 这 内部的 拉-
ups
在 addition 端口 1 serves 这 功能 的 这 下列-
ing 特定的 特性 的 这 87C54
端口 管脚 Alternate 函数
P10 T2 (外部 计数 输入 至 Timer
计数器 2) 时钟-输出
P11 T2EX (timercounter 2 Capture
再装填 触发 和 方向 控制)
P12 ECI (外部 计数 输入 至 这 pca)
P13 CEX0 (外部 IO 为 Compare
俘获 单元 0)
P14 CEX1 (外部 IO 为 Compare
俘获 单元 1)
P15 CEX2 (外部 IO 为 Compare
俘获 单元 2)
P16 CEX3 (外部 IO 为 Compare
俘获 单元 3)
P17 CEX4 (外部 IO 为 Compare
俘获 单元 4)
端口 1 receives 这 低-顺序 地址 字节 在
非易失存储器 程序编制 和 verifying
端口 2 端口 2 是 一个 8-位 双向的 IO 端口 和
内部的 pullups 这 端口 2 输出 缓存区 能 驱动
LS TTL inputs 端口 2 管脚 那 有 1’s 写 至
它们 是 牵引的 高 用 这 内部的 pullups 和 在
那 状态 能 是 使用 作 inputs 作 inputs 端口 2
管脚 那 是 externally 牵引的 低 将 源 电流
(i
IL
 在 这 数据 薄板) 因为 的 这 内部的 拉-
ups
4

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AUTOMOTIVE 87c5487c54-20 包装部分 Prefix 包装类型 87C54 AP 40-管脚塑料插件 87C54 一个 44-管脚 PLCC 270849–2 插件 (pdip) 270849–3  做不连接保留 pins 垫子 (plcc) 图示 3 管脚连接管脚描述 V CC  供应 voltage V SS  电路 ground V SS1  Secondary 地面 (在 PLCC 仅有的) 提供至减少地面 bounce 和改进电源供应用-passing NOTE 这个管脚是不一个 substitute 为这 V SS 管脚 (管脚 22) 端口 0 端口 0 是一个 8-bit 打开 drain 双向的 IO port 作一个输出端口各自管脚能下沉一些 LS TTL inputs 端口 0 管脚那有 1’s 写至它们 float 和在那状态能是使用作高-imped- ance inputs 端口 0 是也这多路复用低-顺序地址和数据总线在 accesses 至外部程序和数据 Memory 在这个应用它使用强 inter- nal pullups 当 emitting1’s 和能源和下沉一些 LS TTL inputs 端口 0 也 receives 这代号字节在非易失存储器 programming 和输出这代号字节在程序 verification 外部 pullup 电阻器是 re- quired 在程序 verification 端口 1 端口 1 是一个 8-位双向的 IO 端口和内部的 pullups 这端口 1 输出缓存区能驱动 LS TTL inputs 端口 1 管脚那有 1’s 写至它们是牵引的高用这内部的 pullups 和在那状态能是使用作 inputs 作 inputs 端口 1 管脚那是 externally 牵引的低将源电流 (i IL  在这数据薄板) 因为的这内部的拉- ups 在 addition 端口 1 serves 这功能的这下列- ing 特定的特性的这 87C54 端口管脚 Alternate 函数 P10 T2 (外部计数输入至 Timer 计数器 2) 时钟-输出 P11 T2EX (timercounter 2 Capture 再装填触发和方向控制) P12 ECI (外部计数输入至这 pca) P13 CEX0 (外部 IO 为 Compare 俘获单元 0) P14 CEX1 (外部 IO 为 Compare 俘获单元 1) P15 CEX2 (外部 IO 为 Compare 俘获单元 2) P16 CEX3 (外部 IO 为 Compare 俘获单元 3) P17 CEX4 (外部 IO 为 Compare 俘获单元 4) 端口 1 receives 这低-顺序地址字节在非易失存储器程序编制和 verifying 端口 2 端口 2 是一个 8-位双向的 IO 端口和内部的 pullups 这端口 2 输出缓存区能驱动 LS TTL inputs 端口 2 管脚那有 1’s 写至它们是牵引的高用这内部的 pullups 和在那状态能是使用作 inputs 作 inputs 端口 2 管脚那是 externally 牵引的低将源电流 (i IL  在这数据薄板) 因为的这内部的拉- ups 4

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