TP3406V_集成电路资料查询网

定时 特性
(持续)
除非 否则 noted V
CC
ea
5V
g
5% T
一个
e
0

Cto70

C 典型 特性 是 指定 在 V
CC
e
5V T
一个
e
25

C
所有 信号 是 关联 至 GND
标识 参数 情况 最小值 最大值 单位
D 频道 接口
(图示 11

12)
t
SDDC
设置 向上 Time D
X
100
ns
有效的 至 DCLK 低
t
HCD
支撑 Time DCLK 低
100
ns
至 D
X
Invalid
t
DDCD
延迟 Time DCLK 高 至 加载
e
100 pF
220
ns
D
r
数据 有效的
一个
2 LSTTL 输入
t
SDCB
设置-向上 Time DCLK 主控 模式
50
ns
Transitions 至 BCLK 高 仅有的
t
HBDC
支撑 Time BCLK 高 主控 模式
50
ns
至 DCLK Transitions 仅有的
t
SDCF
设置-向上 Time DCLK 主控 模式
70
ns
Transitions 至 FS
一个
高 仅有的
t
DDED
延迟 Time DEN 高 加载
e
100 pF
一个
200
ns
至 D
r
有效的 2 LSTTL 输入
t
SDEB
设置-向上 Time DEN 至
100
ns
BCLK 低
t
SDBC
设置-向上 Time D
x
50
ns
至 BCLK 低
t
HBCD
支撑 Time BCLK
50
ns
低 至 D
x
Invalid
t
DBCD
延迟 Time BCLK 加载
e
100 pF
190
ns
高 至 D
r
有效的
一个
2 LSSTL 输入
t
DCDZ
延迟 Time DEN
140 ns
低 至 D
r
高 阻抗
控制 接口
(图示 13)
t
CH
CCLK 高 持续时间
250
ns
t
CL
CCLK 低 持续时间
250
ns
t
SIC
建制 Time CI
100
ns
有效的 至 CCLK 高
t
HCI
支撑 Time CCLK 高
0
ns
至 CI Invalid
t
SSC
建制 时间 从 CS
200
ns
低 至 CCLK 高
t
HCS
支撑 时间 从 CCLK
10
ns
低 至 CS
t
DCO
延迟 时间 从 CCLK 低 加载
e
100 pF
150
ns
至 C0 数据 有效的
一个
2 LSTTL 输入
t
DSO
延迟 时间 从 CS 1st 位 仅有的
100
ns
低 至 CO 有效的
t
DSZ
延迟 时间 从 CS 高
100 ns
至 CO 高 阻抗
t
DCI
延迟 时间 从 CCLK1
120 ns
高 至 INT
高 阻抗
13

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定时特性 (持续) 除非否则 noted V CC ea 5V g 5% T 一个 e 0  Cto70  C 典型特性是指定在 V CC e 5V T 一个 e 25  C 所有信号是关联至 GND 标识参数情况最小值最大值单位 D 频道接口 (图示 11  12) t SDDC 设置向上 Time D X 100 ns 有效的至 DCLK 低 t HCD 支撑 Time DCLK 低 100 ns 至 D X Invalid t DDCD 延迟 Time DCLK 高至加载 e 100 pF 220 ns D r 数据有效的一个 2 LSTTL 输入 t SDCB 设置-向上 Time DCLK 主控模式 50 ns Transitions 至 BCLK 高仅有的 t HBDC 支撑 Time BCLK 高主控模式 50 ns 至 DCLK Transitions 仅有的 t SDCF 设置-向上 Time DCLK 主控模式 70 ns Transitions 至 FS 一个高仅有的 t DDED 延迟 Time DEN 高加载 e 100 pF 一个 200 ns 至 D r 有效的 2 LSTTL 输入 t SDEB 设置-向上 Time DEN 至 100 ns BCLK 低 t SDBC 设置-向上 Time D x 50 ns 至 BCLK 低 t HBCD 支撑 Time BCLK 50 ns 低至 D x Invalid t DBCD 延迟 Time BCLK 加载 e 100 pF 190 ns 高至 D r 有效的一个 2 LSSTL 输入 t DCDZ 延迟 Time DEN 140 ns 低至 D r 高阻抗控制接口 (图示 13) t CH CCLK 高持续时间 250 ns t CL CCLK 低持续时间 250 ns t SIC 建制 Time CI 100 ns 有效的至 CCLK 高 t HCI 支撑 Time CCLK 高 0 ns 至 CI Invalid t SSC 建制时间从 CS 200 ns 低至 CCLK 高 t HCS 支撑时间从 CCLK 10 ns 低至 CS t DCO 延迟时间从 CCLK 低加载 e 100 pF 150 ns 至 C0 数据有效的一个 2 LSTTL 输入 t DSO 延迟时间从 CS 1st 位仅有的 100 ns 低至 CO 有效的 t DSZ 延迟时间从 CS 高 100 ns 至 CO 高阻抗 t DCI 延迟时间从 CCLK1 120 ns 高至 INT 高阻抗 13

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