slls559b −12月 2002 − 修订 october 2003
7
邮递 办公室 盒 655303
•
达拉斯市, 德州 75265
终端 功能
终端
i/o
描述
名字 类型
非.
i/o
描述
AGND 供应 21, 40, 43,
50, 61, 62
− 相似物电路 地面 terminals. 这些 terminals 必须 是 系 一起 至 这 低-阻抗 电路
板 地面 平面.
avdd−3.3 供应 24, 39, 44,
51, 57, 63
− 相似物 电路 电源 terminals. 一个 结合体 的 高-频率 解耦 电容 near 各自
终端 是 建议的, 此类 作 paralleled 0.1
µ
f 和 0.001
µ
f. 更小的 频率 10-
µ
f 过滤
电容 是 也 推荐. 这些 供应 terminals 是 separated 从 这 pllvdd-1.8,
pllvdd-3.3,dvdd-1.8, 和 dvdd-3.3 terminals 内部的 至 这 设备 至 提供 噪音 分开.
这 pllvdd-3.3, avdd-3.3, 和 dvdd-3.3 terminals 必须 是 系 一起 和 一个 低 直流
阻抗 连接 在 这 电路 板.
BMODE CMOS 74 I beta-模式输入. 这个 终端 确定 这 phy-link 接口 连接 协议. 当 逻辑
高(asserted), 这 phy-link 接口 遵守 和 这 p1394b 修订 1.33 标准 b phy-link
接口.当 逻辑 低 (deassered), 这 phy-link接口 遵守 和 这 legacy 1394a−2000
标准.当 使用 一个 llc 此类 作 这 1394b tsb82aa2, 这个 终端 必须 是 牵引的 高. 当
使用 一个 llc 此类 作 这 1394a−2000 tsb12lv26, 这个 终端 必须 是 系 低.
便条:这 phy-link 接口 不能 是 changed 在 这 different protocols 在 运作.
CNA CMOS 79 O 缆索 不起作用的 输出. 这个 终端 是 asserted 高 当 那里 是 非 端口 接到 新当选的
偏差 电压. 当 任何 端口 receives 偏差, 这个 终端 变得 低.
CPS CMOS 34 I 缆索 电源 状态 输入. 这个 终端 是 正常情况下 连接 至 缆索 电源 通过 一个 400-k
Ω
电阻. 这个 电路 驱动 一个 内部的 比较器 那 发现 这 存在 的 缆索 电源. 这个
转变从 缆索 电源 sensed 至 缆索 电源 不 sensed 将 是 使用 至 发生 一个 中断
至 这 llc.
CTL0
CTL1
CMOS 9
10
i/o 控制 i/os. 这些 双向的 信号 控制 交流 在 这 tsb81ba3 和 这
llc. 总线 holders 是 建造 在 这些 terminals.
D0−D7 CMOS 11, 12, 13,
15, 16, 17,
19, 20
i/o 数据 i/os. 这些 是 双向的 数据 信号 在 这 tsb82ba3 和 这 llc. 总线 holders
是 建造 在 这些 terminals.
DGND 供应 4, 14, 38,
64, 72, 76
数字的电路 地面 terminals. 这些 terminals 必须 是 系 一起 至 这 低-阻抗 电路
板 地面 平面.
DS0 CMOS 33 I 数据-strobe-仅有的 模式 为 端口 0. 1394a-仅有的 端口 0 使能 程序编制 终端. 在 硬件
重置,这个 终端 准许 这 用户 至 选择 whether 端口 0 acts 像 一个 1394b bilingual 端口 (终端 在
逻辑 0) 或者 作 一个1394a−2000-仅有的 端口 (终端 在 逻辑 1). 程序编制 是 accomplished 用 tying 这
终端低 通过 一个 1-k
Ω
或者 较少 电阻 (至 使能 1394b bilingual 模式) 或者 高通过 一个 1-k
Ω
或者 较少 电阻 (至 使能 1394a−2000-仅有的 模式). 一个 总线 holder 是 建造 在 这个 终端.
DS1 CMOS 32 I 数据-strobe-仅有的 模式 为 端口 1. 1394a-仅有的 端口 1 使能 程序编制 终端. 在 硬件
重置,这个 终端 准许 这 用户 至 选择 whether 端口 1 acts 像 一个 1394b bilingual 端口 (终端 在
逻辑 0) 或者 作 一个1394a−2000-仅有的 端口 (终端 在 逻辑 1). 程序编制 是 accomplished 用 tying 这
终端低 通过 一个 1-k
Ω
或者 较少 电阻 (至 使能 1394b bilingual 模式) 或者 高通过 一个 1-k
Ω
或者 较少 电阻 (至 使能 1394a−2000-仅有的 模式). 一个 总线 holder 是 建造 在 这个 终端.
dvdd-1.8 供应 8, 37, 65,
71
− 数字的 1.8-v 电路 电源 terminals. 一个 结合体 的 高-频率 解耦 电容 near
各自终端 是 建议的, 此类 作 paralleled 0.1
µ
f 和 0.001
µ
f. 一个 额外的 1-
µ
f 电容 是
必需的 为 电压 规章制度. 这些 供应 terminals 是 separated 从 这 dvdd-3.3,
pllvdd-1.8, pllvdd-3.3, 和 avdd-3.3 terminals 内部的 至 这 设备 至 提供 噪音 分开.
dvdd-3.3 供应 6, 18, 69,
70
− 数字的 3.3-v 电路 电源 terminals. 一个 结合体 的 高-频率 解耦 电容 near
各自 终端 是 建议的, 此类 作 paralleled 0.1
µ
f 和 0.001
µ
f. 更小的 频率 10-
µ
F
过滤 电容 是 也 推荐. 这 dvdd-3.3 terminals 必须 是 系 一起 在 一个
低-阻抗 要点 在 这 电路 板. 这些 供应 terminals 是 separated 从 这
pllvdd-1.8, pllvdd-3.3, dvdd-1.8, 和 avdd-3.3 terminals 内部的 至 这 设备 至 提供
噪音分开. 这 pllvdd-3.3, avdd-3.3, 和 dvdd-3.3terminals 必须 是 系 一起 和 一个
低 直流 阻抗 连接 在 这 电路 板.
LCLK CMOS 7 I Link时钟. link-提供 98.304-mhz 时钟 信号 至 同步 数据 transfers 从 link 至 这 phy
当 这 phy-link 接口 是 在 这 1394b 模式. 一个 总线 holder 是 建造 在 这个 终端.
: 点此下载
