TSB41LV02A
ieee 1394a 二 端口 缆索 transceiver/arbiter
slls400a – january 2000 – 修订 将 2000
7
邮递 办公室 盒 655303
•
达拉斯市, 德州 75265
终端 功能
终端
类型 i/o 描述
名字 非.
类型 i/o 描述
AGND
32, 33,
39, 48,
49, 50
供应
相似物 电路 地面 管脚. 这些 管脚 应当 是 系 一起 至 这 低 阻抗 电路 板
地面 平面.
AV
DD
30, 31,
42, 51,
52
供应
相似物 电路 电源 管脚. 一个 结合体 的 高 频率 解耦 电容 near 各自 管脚 是
建议的, 此类 作 paralleled 0.1
µ
f 和 0.001
µ
f. 更小的 频率 10
µ
f 过滤 电容 是
也 推荐. 这些 供应 管脚 是 separated 从 pllv
DD
和 dv
DD
内部的 至 这 设备
至 提供 噪音 分开. 它们 应当 是 系 在 一个 低 阻抗 要点 在 这 电路 板.
c/lkon 19 CMOS i/o
总线 manager contender 程序编制 输入 和 link-在 输出. 在 硬件 重置, 这个 管脚 是 使用
至 设置 这 default 值 的 这 contender 状态 表明 在 自-id. 程序编制 是 完毕 用
tying 这 管脚 通过 一个 10-k
Ω
电阻 至 一个 高 (contender) 或者 低 (不 contender). 这 电阻
准许 这 link-在 输出 至 override 这 输入.
下列的 硬件 重置, 这个 管脚 是 这 link-在 输出, 这个 是 使用 至 notify 这 llc 至 电源-向上
和 变为 起作用的. 这 link-在 输出 是 一个 正方形的-波 信号 和 一个 时期 的 大概 163 ns
(8 sysclk 循环) 当 起作用的. 这 link-在 输出 是 否则 驱动 low, 除了 在 硬件
重置 当 它 是 高 阻抗.
这 link-在 输出 是 使活动 如果 这 llc 是 inactive (lps inactive 或者 这 lctrl 位 是 cleared) 和 当:
•
这 phy receives 一个 link-在 phy 小包装板盒 addressed 至 这个 node,
•
这 pei (端口-事件 中断) 寄存器 位 是 1, 或者
•
任何 的 这 ctoi (配置-timeout 中断), cpsi (缆索-电源-状态 中断), 或者
stoi (状态-timeout 中断) 寄存器 位 是 1 和 这 rpie (resuming-端口 中断
使能) 寄存器 位 是 也 1.
once 使活动 这 link-在 输出 将 continue 起作用的 直到 这 llc 变为 起作用的 (两个都 lps 起作用的
和 这 lctrl 位 设置). 这 phy 也 deasserts 这 link-在 输出 当 一个 总线-重置 occurs 除非 这
link-在 输出 将 否则 是 起作用的 因为 一个 的 这 中断 位 是 设置 (i.e., 这 link-在
输出 是 起作用的 预定的 solely 至 这 reception 的 一个 link-在 phy 小包装板盒.
便条: 如果 一个 中断 情况 exists 这个 将 否则 导致 这 link-在 输出 至 是 使活动 如果
这 llc 是 inactive, 这 link-在 输出 将 是 使活动 当 这 llc subsequently 变为
inactive.
CNA 3 CMOS O
缆索 不 起作用的 输出. 这个 管脚 是 asserted 高 当 那里 是 非 端口 接到 新当选的 偏差
电压.
CPS 24 CMOS I
缆索 电源 状态 输入. 这个 管脚 是 正常情况下 连接 至 缆索 电源 通过 一个 400 k
Ω
电阻.
这个 电路 驱动 一个 内部的 比较器 那 是 使用 至 发现 这 存在 的 缆索 电源.
CTL0
CTL1
4
5
CMOS
5 v tol
i/o
控制 i/os. 这些 双向的 信号 控制 交流 在 这 tsb41lv02a 和 这
llc. 总线 holders 是 建造 在 这些 terminals.
d0 – d7
6, 7, 8, 9,
10, 11,
12, 13
CMOS
5 v tol
i/o
数据 i/os. 这些 是 双向的 数据 信号 在 这 tsb41lv02a 和 这 llc. 总线 holders
是 建造 在 这些 terminals.
DGND
17, 18,
63, 64
供应
数字的 电路 地面 管脚. 这些 管脚 应当 是 系 一起 至 这 低 阻抗 电路 板
地面 平面.
DV
DD
25, 26
61, 62
供应
数字的 电路 电源 管脚. 一个 结合体 的 高 频率 解耦 电容 near 各自 管脚 是
建议的, 此类 作 paralleled 0.1
µ
f 和 0.001
µ
f. 更小的 频率 10
µ
f 过滤 电容 是
也 推荐. 这些 供应 管脚 是 separated 从 pllv
DD
和 av
DD
内部的 至 这 设备
至 提供 噪音 分开. 它们 应当 是 系 在 一个 低 阻抗 要点 在 这 电路 板.
FILTER0
FILTER1
54
55
CMOS i/o
pll 过滤 管脚. 这些 管脚 是 连接 至 一个 外部 电容 至 表格 一个 lag-含铅的 过滤 必需的
为 稳固的 运作 的 这 内部的 频率 乘法器 pll 运动 止 的 这 结晶 振荡器. 一个
0.1
µ
F
±
10% 电容 是 这 仅有的 外部 组件 必需的 至 完全 这个 过滤.
ISO 23 CMOS I
link 接口 分开 控制 输入. 这个 管脚 控制 这 运作 的 输出 differentiation 逻辑 在
这 ctl 和 d 管脚. 如果 一个 optional annex j 类型 分开 屏障 是 执行 在 这
tsb41lv02a 和 llc, 这 iso
管脚 应当 是 系 低 至 使能 这 differentiation 逻辑. 如果 非
分开 屏障 是 执行 (直接 连接), 或者 德州仪器 总线 holder 分开 是 执行, 这
ISO
管脚 应当 是 系 高 至 使不能运转 这 differentiation 逻辑. 为 额外的 信息 谈及 至 德州仪器
应用 便条
串行 总线 galvanic 分开
, slla011.
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