sgls122b −july 2002 − 修订 12月 2004
8
邮递 办公室 盒 655303
•
达拉斯市, 德州 75265
终端 功能 (持续)
终端
i/o 描述
名字 类型 非.
i/o 描述
FILTER0
FILTER1
CMOS 71
72
i/o pll 过滤 terminals. 这些 terminals 是 连接 至 一个 外部 电容 至 表格 一个 lag-含铅的 过滤
必需的 为 稳固的 运作 的 这 内部的 频率-乘法器 pll 运动 止 的 这 结晶
振荡器.一个 0.1-
µ
F
±
10% 电容 是 这 仅有的 外部 组件 必需的 至 完全 这个 过滤.
ISO CMOS 26 I link 接口 分开 控制 输入. 这个 终端 控制 这 运作 的 输出 differentiation
逻辑在 这 ctl 和 d terminals. 如果 一个 optional 分开 屏障 的 这 类型 描述 在 annex j 的
IEEE标准 1394-1995 是 执行 在 这 tsb41ab3 和 llc, 这 iso终端 是 系 低 至
使能 这 differentiation 逻辑. 如果 非 分开 屏障 是 执行 (直接 连接), 或者 德州仪器 总线
holder 分开 是 执行, 这 iso
终端 是 系 高 通过 一个 pullup 至 使不能运转 这
differentiation 逻辑. 为 额外的 信息 看 这 德州仪器 应用 便条
串行 总线 galvanic
分开
, literature 号码 slla011.
LPS CMOS
5 v tol
19 I link 电源 状态 输入. 这个 终端 是 使用 至 监控 这 起作用的/电源 状态 的 这 link layer
控制和 至 控制 这 状态 的 这 phy-llc接口. 这个 终端 是 连接 至 也 这
V
DD
供应 这 llc 通过 一个 10-k
Ω
电阻, 或者 至 一个搏动 输出 这个 是 起作用的 当 这 llc 是
powered. 一个 搏动 信号是 使用 当 一个 分开 屏障 exists 在 这 llc 和 phy (看
图示 8).
这 lps 输入 是 考虑 inactive 如果 它 是 抽样 低 用 这 phy 为 更多 比 2.6
µ
s (128
sysclk 循环), 和 是 考虑 起作用的 否则 (i.e., asserted 稳步的 高 或者 一个 oscillating
信号和 一个 低 时间 较少 比 2.6
µ
s). 这 lps 输入 必须 是 高 为 在 least 21 ns 在 顺序 至 是
observed 作 高 用 这 phy.
当这 tsb41ab3 发现 那 lps 是 inactive, 它 places 这 phy-llc 接口 在 一个 低-电源
重置状态. 在 这 重置 状态, 这 ctl 和 d 输出 是 使保持 在 这 逻辑 零 状态 和这 lreq
输入 是ignored; 不管怎样, 这 sysclk 输出 仍然是 起作用的. 如果 这 lps 输入 仍然是 低 为 更多
比 26
µ
s (1280 sysclk 循环), 这 phy-llc 接口 是 放 在 一个 低-电源 无能 状态 在
这个 这 sysclk 输出 是也 使保持 inactive. 这 phy-llc 接口 是 放置 在 这 无能
状态 在之上 硬件 重置.
这 llc 是 考虑 起作用的 仅有的 如果 两个都 这 lps 输入 是 起作用的 和 这 lctrl 寄存器 位 是 设置 至 1,
和 是 考虑 inactive 如果 也 这 lps 输入 是 inactive 或者 这 这 lctrl 寄存器 位 是 cleared 至 0.
LREQ CMOS
5 v tol
1 I llc 要求 输入. 这 llc 使用 这个 输入 至 initiate 一个 维护 要求 至 这 tsb41ab3. 总线 holder
是 建造 在 这个 终端.
PC0
PC1
PC2
CMOS 23
24
25
I 电源类 程序编制 输入. 在 硬件 重置, 这些 输入 设置 这 default 值的 这 电源
类表明 在 自-id. 程序编制 是 完毕 用 tying 这 terminals 高 或者 低.看 t能 9
为 encoding.
PD CMOS
5 v tol
18 I 电源-向下 输入. 一个 高 在 这个 终端 转变 止 所有 内部的 电路系统 除了 这 缆索-起作用的
监控电路, 这个 控制 这 cna 输出. asserting 这 pd 输入 高 也 activates 一个 内部的
拉-向下 在 这 重置终端 必须 至 强迫 一个 重置 的 这 内部的 控制 逻辑.
PLLGND 供应 74, 75 − pll 电路 地面 terminals. 这些 terminals 应当 是 系 一起 至 这 低 阻抗 电路
板 地面 平面.
PLLV
DD
供应 73 − pll 电路 电源 terminals. 一个 结合体 的 高-频率 解耦 电容 near 各自
终端 是 建议的, 此类 作 paralleled 0.1
µ
f 和 0.001
µ
f. 更小的 频率 10-
µ
f 过滤
电容 是 也 推荐. 这些 供应 terminals 是 separated 从 dv
DD
和 av
DD
内部的至 这 设备 至 提供 噪音 分开. 它们必须 是 系 在 一个 低-阻抗 要点 在 这
电路 板.
重置 CMOS 78 I 逻辑 重置 输入. asserting 这个 终端 低 resets 这 内部的 逻辑. 一个 内部的 pullup 电阻 至
V
DD
是 提供 所以 仅有的 一个 外部 延迟 电容 是 必需的 为 恰当的 电源-向上 运作 (看
电源-向上 重置
在 这 应用 信息 部分). 这 重置终端 也 包含 一个
内部的 pulldown 这个 是 使活动 当 这 pd 输入 是 asserted 高. 这个 输入 是 否则 一个
标准 逻辑 输入, 和 能 也 是 驱动 用 一个 打开-流 类型 驱动器.
R0
R1
偏差 66
67
− 电流设置 电阻 terminals. 这些 terminals 是 连接 至 一个 外部 阻抗 至 设置 这
内部的运行 电流 和 缆索 驱动器 输出 电流. 一个 阻抗 的 6.34 k
Ω ±
1% 是 必需的
至 满足 这 ieee 标准 1394-1995 输出 电压 限制.
SE CMOS 32 I 测试 控制 输入. 这个 输入 是 使用 在 制造 测试 的 这 tsb41ab3. 为 正常的 使用 这个
终端 是 系 至 地 通过 一个 1-k
Ω
pulldown 电阻.
: 点此下载
