3
uc1714/5
uc2714/5
uc3714/5
电的 特性:
除非 否则 陈述, v
CC
= 15v, enbl
≥
2v, r
T
1 = 100k
Ω
从 t1 至 地,
R
T
2 = 100k
Ω
从 t2 至 地, 和
−
55
°
c < t
一个
< 125°c 为 这 uc1714/5,
−
40°c < t
一个
< 85°c 为 这 uc2714/5, 和 0
°
c < t
一个
<
70
°
c 为 这 uc3714/5, t
一个
= t
J
.
参数 测试 情况 最小值 典型值 最大值 单位
auxiliary 驱动器 (aux)
aux 输出 低, sat (v
AUX
)
V
在
= 2.0v, i
输出
= 20ma 0.3 0.8 V
V
在
= 2.0v, i
输出
= 200ma 1.8 2.6 V
aux 输出 高, sat (v
CC
– v
AUX
)v
在
= 0.8v, i
输出
= -10ma 2.1 3.0 V
V
在
= 0.8v, i
输出
= -100ma 2.3 3.0 V
上升 时间 C
L
= 1000pf 45 60 ns
下降 时间 C
L
= 1000pf 30 60 ns
t2 延迟, pwr 至 aux 输入 下落 边缘, r
T
2 = 10k
Ω
(便条 4) 20 50 80 ns
t2 延迟, pwr 至 aux 输入 下落 边缘, r
T
2 = 100k
Ω
(便条 4) 250 350 550 ns
aux prop 延迟 输入 rising 边缘, 50% (便条 3) 35 80 ns
使能 (enbl)
输入 门槛 0.8 1.2 2.0 V
输入 电流, i
IH
enbl = 15v 1 10
µ
一个
输入 电流, i
IL
enbl = 0v
−
1
−
10
µ
一个
T1
电流 限制 t1 = 0v
−
1.6
−
2mA
名义上的 电压 在 t1 2.7 3 3.3 V
最小 t1 延迟 t1 = 2.5v, (便条 4) 40 70 ns
T2
电流 限制 t2 = 0v
−
1.2
−
2mA
名义上的 电压 在 t2 2.7 3 3.3 V
minumum t2 延迟 t2 = 2.5v, (便条 4) 50 100 ns
输入 (输入)
输入 门槛 0.8 1.4 2.0 V
输入 电流, i
IH
输入 = 15v 1 10
µ
一个
输入 电流, i
IL
输入 = 0v
−
5
−
20
µ
一个
便条 3:
传播 延迟 时间 是 量过的 从 这 50% 要点 的 这 输入 信号 至 这 10% 要点 的 这 输出 信号’s transi-
tion 和 非 加载 在 输出.
便条 4:
t1 延迟 是 定义 从 这 50% 要点 的 这 转变 边缘 的 aux 至 这 10% 的 这 rising 边缘 的 pwr. t2 延迟 是 de-
fined 从 这 90% 的 这 下落 边缘 的 pwr 至 这 50% 要点 的 这 转变 边缘 的 aux.
管脚 描述
aux:
这 AUX switches 立即 在 INPUT’s rising
边缘 但是 waits 通过 这 T2 延迟 之后 INPUT’s 下落
边缘 在之前 切换. AUX 是 有能力 的 sourcing 0.5a
和 sinking 1.0a 的 驱动 电流. 看 这 时间 relation-
ships 图解 在下 为 这 区别 在 这
UC1714 和 UC1715 为 输入, 主要的, 和 aux. 在
睡眠 模式, aux 是 inactive 和 一个 高 阻抗.
enbl:
这 ENBL 输入 switches 在 TTL 逻辑 水平 (ap-
proximately 1.2v), 和 它的 输入 范围 是 从 0V 至 20v.
这 ENBL 输入 将 放置 这 设备 在 睡眠 模式
当 它 是 一个 logical 低. 这 电流 在 V
CC
在 这
睡眠 模式 是 典型地 220
µ
一个.
地:
这个 是 这 涉及 管脚 为 所有 输入 电压 和
这 返回 要点 为 所有 设备 电流. 它 carries 这 全部
顶峰 sinking 电流 从 这 输出. 任何 tendency 为
这 输出 至 环绕 在下 地 电压 必须 是 damped
或者 clamped 此类 那 地 仍然是 这 大多数 负的
潜在的.
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