2000 Apr 18 5
飞利浦 半导体 初步的 规格
低-费用 立体的 filter dac UDA1330ATS
函数的 描述
系统 时钟
这 uda1330ats 运作 在 从动装置 模式 仅有的.
因此, 在 所有 产品 这 系统 设备 必须
提供 这 系统 时钟. 这 系统 频率 (f
sys
) 是
可选择的 和 取决于 在 这 应用 模式. 这
选项 是: 256f
s
, 384f
s
和 512f
s
为 这 l3 模式 和
256f
s
或者 384f
s
为 这 静态的 管脚 模式. 这 系统 时钟
必须 是 锁 在 频率 至 这 数字的 接口 输入
信号.
这 uda1330ats 支持 抽样 发生率 从
16 至 55 khz.
应用 模式
这 应用 模式 能 是 设置 和 这 三-水平的
管脚 appsel (看 表格 1):
•
L3 模式
•
静态的 管脚 模式 和 f
sys
= 384f
s
•
静态的 管脚 模式 和 f
sys
= 256f
s
.
表格 1
selecting 应用 模式 和 系统 时钟
频率 通过 管脚 APPSEL
这 函数 的 一个 应用 输入 管脚 (起作用的 高)
取决于 在 这 应用 模式 (看 表格 2).
表格 2
功能 的 应用 输入 管脚
为 例子, 在 这 静态的 管脚 模式 这 输出 信号 能
是 软 muted 用 设置 管脚 appl0 至 高.
de-emphasis 能 是 切换 在 为 44.1 khz 用 设置
管脚 APPL1 至 高; 设置 管脚 APPL1 至 低 将 使不能运转
de-emphasis.
在 这 L3 模式, 管脚 APPL0 必须 是 设置 至 低. 它 应当
是 指出 那 当 这 l3 模式 是 使用, 一个 initialization
必须 是 执行 当 这 ic 是 powered-向上.
多样的 format 输入 接口
D
ATA FORMATS
这 数字的 接口 的 这 UDA1330ATS 支持 多样的
format 输入 (看 图.3).
left 和 正确的 数据-频道 words 是 时间 多路复用.
这 ws 信号 必须 有 一个 50% 职责 因素 为 所有
lsb-justified formats.
这 bck 时钟 能 是 向上 至 64f
s
, 或者 在 其它 words 这
bck 频率 是 64 时间 这 文字 选择 (ws)
频率 或者 较少: f
BCK
≤
64
×
f
WS
.
重要的
: 这 WS 边缘 必须 下降 在 这 负的 边缘
的 这 bck 在 所有 时间 为 恰当的 运作 的 这 数字的
接口.
这 uda1330ats 也 accepts 翻倍 速 数据 为
翻倍 速 数据 monitoring 目的
L3
模式
这个 模式 支持 这 下列的 输入 formats:
•
I
2
s-总线 format 和 数据 文字 长度 的 向上 至 20 位
•
msb-justified format 和 数据 文字 长度 向上 至 20 位
•
lsb-justified format 和 数据 文字 长度 的
16, 18 或者 20 位.
S
TATIC 管脚 模式
这个 模式 支持 这 下列的 输入 formats:
•
I
2
s-总线 format 和 数据 文字 长度 的 向上 至 20 位
•
lsb-justified format 和 数据 文字 长度 的
16, 18 或者 20 位.
这些 四 formats 是 可选择的 通过 这 静态的 管脚 代号
sf0 和 sf1 (看 表格 3).
表格 3
输入 format 选择 使用 sf0 和 SF1
电压 在
管脚 APPSEL
模式 f
sys
V
SSD
L3 模式 256f
s
, 384f
s
或者 512f
s
0.5v
DDD
静态的 管脚 模式
384f
s
V
DDD
256f
s
管脚
函数
L3 模式 静态的 管脚 模式
APPL0 测试 沉默的
APPL1 L3CLOCK DEEM
APPL2 L3MODE SF0
APPL3 L3DATA SF1
FORMAT SF0 SF1
I
2
s-总线 0 0
lsb-justified 16 位 0 1
lsb-justified 18 位 1 0
lsb-justified 20 位 1 1
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