VECANA01
8
SBAS155
SH
1
MUX
1
MUX
2
MUX
6
MUX
7
MUX
3
MUX
4
MUX
5
SH
2
SH
6
SH
7
SH
4
SH
5
2.5v
Ref
SH
3
输入 建制
寄存器
模数转换器
3
控制
逻辑
NPSH
Conv
样本
ivp/n
b1p/n
b2p/n
2
2
2
iwp/n
an1p/n
an2p/n
2
2
2
an3p/n
2
REFOUT
REFIN
iup/n
a1p/n
2
2
2
2
NPSH
2
2
2
2
2
2
PGA
3
AN1
通过 an3
IW
仅有的
2
2
模数转换器
2
PGA
2
2
模数转换器
1
PGA
1
2
2
2
2
解码器
DAC
8-位
8
23
2
ADOUT1
ADOUT2
ADOUT3
ADIN
DAOUT
NPSH
ADCLK
ADCONV
ADBUSY
DATACLK
2
a2p/n
2
2
输入
选择
增益
选择
Conv
Conv
Conv
DAC
输入
Ref
Ref
Ref
Ref
2
u_竞赛
2
u_ilim
一个_1
一个_2
v_竞赛
b_1
b_2
w_竞赛
v_ilim
w_ilim
DAIN
2
2
2
2
2
2
图示 1. 函数的 图解.
函数的 描述
这 vecan01 是 一个 triple 12-位 sar 一个/d 转换器 那
运作 从 双
±
5v 电源 供应. 这 部分 包含
三 12-位 successive approximation adcs, 多路调制器
为 10 全部地 差别的 输入, 5 差别的 输入 synchro-
nized 样本-和-支撑 放大器, 加 二 异步的
样本-和-支撑 放大器. 它 communicates 在 三 syn-
chronous spi/ssi 串行 输出 和 一个 输入 端口. 这
vecana01 运作 在 外部 时钟 那 也 确定
这 输出 数据 比率 (看 图示 2).
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