VITESSE
半导体 公司
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目标 规格
VSC8115
sts-12/sts-3multi 比率
时钟 和 数据 恢复 单位
g52272-0, rev. 1.1
jitter 容忍
jitter 容忍 是 这 能力 的 这 时钟 和 数据 恢复 单位 至 追踪 定时 变化 在 这 received
数据 stream. 这 bellcore 和 itu 规格 准许 这 received 视力的 数据 至 包含 jitter. 这 数量
那 必须 是 tolerated 是 一个 函数 的 这 频率 的 这 jitter. 在 高 发生率 这 规格 做 不
需要 这 vsc8115 至 tolerate 大 amounts, whereas 在 低 发生率 许多 单位 间隔 (位 时间) 的 jit-
ter 有 至 是 tolerated. jitter 容忍 是 定义 作 这 比率 的 jitter 在 这 输出 oc-n/sts-n 信号 至 这
jitter 应用 在 这 输入 oc-n/stsn 信号 相比 频率. 这 vsc8115 是 设计 至 tolerate 这个 jitter
和 余裕 在 这 规格 限制, 看 图示 2. 这 vsc8115 obtains 和 维持 锁 为基础 在 这
数据 转变 信息. 当 那里 是 非 转变 在 这 数据 stream, 这 recovered 时钟 频率 将
是 使保持 至 在里面+500ppm 的 这 涉及 时钟. 这 vsc8115 能 维持 锁 在 1000 位 的 非 转变-
ing 在 数据 stream.
图示 2: 输入 jitter 容忍 规格
jitter 一代
jitter 一代 是 定义 作 这 jitter 的 这 串行 时钟 和 串行 数据 输出 当 rms jitter 是 提交
至 这 串行 数据 输入. 最大 jitter 一代 是 0.01 u.i. 当 rms jitter 的 较少 比 14ps (oc-12) 或者
56ps (oc-3) 是 提交 至 这 串行 数据 输入.
10 30 300 25K 250K
15
1.5
0.15
JITTERFREQ(hZ)
JITTER(uiP-P)
2.5m
150
24
2.4
0.6
bellcore 必要条件
vsc8115 典型
jitter 容忍
1M
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