展开 spectrum ftg 为 440bx 和 通过 apollo pro-133
W196
初步的
Cypress 半导体 公司
• 3901 北 第一 街道 • San Jose • ca 95134 • 408-943-2600
october 28, 1999, rev. **
特性
• maximized emi 抑制 使用 cypress’s 展开
spectrum 技术
• 系统 频率 synthesizer 为 440bx, 440zx, 和
通过 apollo pro-133
•I
2
c 可编程序的 至 155 mhz (32 可选择的
发生率)
• 二 skew-控制 copies 的 cpu 输出
• 七 copies 的 pci 输出 (同步的 w/cpu 输出-
放)
• 一个 copy 的 14.31818-mhz ioapic 输出
• 一个 copy 的 48-mhz usb 输出
• 可选择的 24-/48-mhz 时钟 是 决定 用 电阻
straps 在 电源 向上
• 一个 高-驱动 输出 缓存区 那 生产 一个 copy 的
这 14.318-mhz 涉及
• 分开的 核心 vdd 管脚 为 噪音 减少
关键 规格
供应 电压: ....................................... V
DDQ3
= 3.3v±5%
V
DDQ2
= 2.5v±5%
cpu 循环 至 循环 jitter:.......................................... 250 ps
cpu, pci 输出 边缘 比率:
.........................................≥
1 v/ns
cpu0:1 输出 skew: ................................................175 ps
pci_f, pci1:6 输出 skew: .......................................500 ps
cpu 至 pci skew: ........................ 1.5 至 4.0 ns (cpu leads)
ref2x/sel48#, sclock, sdata: ............... 250-k
Ω
拉-向上
fs1:............................................................250-k
Ω
拉-向下
fs0:...................................................非 拉-向上 或者 拉-向下
便条:
内部的 拉-向上 或者 拉-向下 电阻器 应当 不 是 re-
lied 在之上 为 设置 i/o 管脚 高 或者 低.
表格 1. 管脚 可选择的 频率
FS1 FS0 cpu(0:1) PCI
1 1 133.3 mhz 33.3 mhz
1 0 105 mhz 35 mhz
0 1 100 mhz 33.3 mhz
0 0 66.8 mhz 33.3 mhz
管脚 配置块 图解
X1
X2
地
pci_f
PCI1
PCI2
PCI3
PCI4
VDDQ3
PCI5
PCI6
VDDQ3
48MHz
24_48mhz/fs1
地
ref2x/sel48#
VDDQ3
VDDQ2
IOAPIC
VDDQ2
CPU0
CPU1
VDDQ3
地
SDATA
SCLOCK
FS0
地
28
27
26
25
24
23
22
21
20
19
18
17
16
15
1
2
3
4
5
6
7
8
9
10
11
12
13
14
VDDQ3
ref2x/sel48#
VDDQ3
IOAPIC
CPU0
CPU1
pci_f
XTAL
pll ref freq
pll 1
FS1
X2
X1
VDDQ3
PCI1
PCI2
PCI3
PCI4
PCI5
48MHz
24_48mhz/fs1
PLL2
÷2/÷3
OSC
VDDQ2
PCI6
地
地
VDDQ3
地
地
I
2
C
SCLOCK
SDATA
逻辑
FS0
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