W25P240A
发行 释放 日期: 二月 1998
-3- 修订 a4
管脚 描述
标识 类型 描述
A0
−
A15
输入, 同步的 host 地址
i/o1
−
i/o64
i/o, 同步的 数据 输入/输出
CLK 输入, 时钟 处理器 host 总线 时钟
CE
输入, 同步的 碎片 使能
GW
输入, 同步的 global 写
BWE
输入, 同步的 字节 写 使能 从 cache 控制
BW1
−
BW8
输入, 同步的
host 总线 字节 使能 使用 和
BWE
OE
输入, 异步的 输出 使能 输入
ADV
输入, 同步的 内部的 burst 地址 计数器 进步
ADSC
输入, 同步的 地址 状态 从 碎片 设置
ADSP
输入, 同步的 地址 状态 从 cpu
VDD 电源 供应
VSS 地面
函数的 描述
这 w25p240a 是 一个 同步的-burst pipelined sram 设计 为 使用 在 高-终止 个人的
计算机. 它 支持 仅有的 一个 burst 地址 sequence 为 intel
系统. 这 burst 循环 是
initiated 用 ADSP 或者 ADSC 和 这 burst 计数器 是 incremented whenever ADV 是 抽样 低.
burst 地址 sequence
a[1:0] a[1:0] a[1:0] a[1:0]
外部 开始 地址 00 01 10 11
第二 地址 01 00 11 10
第三 地址 10 11 00 01
fourth 地址 11 10 01 00
这 设备 支持 一些 类型 的 写 模式 行动.BWE 和BW [8:1] 支持 单独的
字节 写. 这是 [7:0] 信号 能 是 直接地 连接 至 这 sramBW [8:1]. 这 GW 信号 是
使用 至 override 这 字节 使能 信号 和 准许 这 cache 控制 至 写 所有 字节 至 这
sram, 非 matter what 这 字节 写 使能 信号 是. 这 各种各样的 写 模式 是 表明 在 这
写 表格 在下. 便条 那 在 pipelined 模式, 这 字节 写 使能 信号 是 不 latched 用 这
sram 和 地址 但是 和 数据. 在 pipelined 模式, 这 cache 控制 必须 确保 这 sram
latches 两个都 数据 和 有效的 字节 使能 信号 从 这 处理器.
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