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资料编号:718552
 
资料名称:MAX1168CEEG
 
文件大小: 462.47K
   
说明
 
介绍:
Multichannel, 16-Bit, 200ksps Analog-to-Digital Converters
 
 


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本平台电子爱好着纯手工中文简译:截至2020/5/17日,支持英文词汇500个
max1167/max1168
multichannel, 16-位, 200ksps 相似物-至-数字的
转换器
6 _______________________________________________________________________________________
定时 特性 (计算数量 1, 2, 8, 和 16)
(av
DD
= +4.75v 至 +5.25v,
DV
DD
= +2.7v 至 +5.25v
, f
SCLK
= 4.8mhz 外部 时钟 (50% 职责 循环), 24 clocks/转换
(200ksps), 外部 v
REF
= +4.096v, t
一个
= t
最小值
至 t
最大值
, 除非 否则 指出. 典型 值 是 在 t
一个
= +25
°
c.)
参数 标识 情况 最小值 典型值 最大值 单位
acquisition 时间 t
ACQ
外部 时钟 (便条 6) 729 ns
sclk 至 dout 有效的 t
C
DOUT
= 30pf 100 ns
CS
下降 至 dout 使能 t
DV
C
DOUT
= 30pf 100 ns
CS
上升 至 dout 使不能运转 t
TR
C
DOUT
= 30pf 80 ns
CS
脉冲波 宽度 t
CSW
100 ns
sclk 上升
CS
至 sclk 建制 t
CSS
sclk 下降 (dsp)
100 ns
sclk 上升
CS
至 sclk 支撑 t
CSH
sclk 下降 (dsp)
0ns
转换 93
sclk 高 脉冲波 宽度 t
CH
职责 循环 45% 至 55%
数据 转移 93
ns
转换 93
sclk 低 脉冲波 宽度 t
CL
职责 循环 45% 至 55%
数据 转移 93
ns
sclk 时期 t
CP
209 ns
sclk 上升
din 至 sclk 建制 t
DS
sclk 下降 (dsp)
100 ns
sclk 上升
din 至 sclk 支撑 t
DH
sclk 下降 (dsp)
0ns
CS
下落 至 dspr rising t
DF
100 ns
dspr 至 sclk 下落 建制 t
FSS
100 ns
dspr 至 sclk 下落 支撑 t
FSH
0ns
便条 1:
AV
DD
= dv
DD
= +5.0v.
便条 2:
相关的 精度 是 这 背离 的 这 相似物 值 在 任何 代号 从 它的 theoretical 值 之后 全部-规模 范围 有 被
校准.
便条 3:
补偿 和 涉及 errors nulled.
便条 4:
直流 电压 应用 至 在 频道, 和 一个 全部-规模 1khz sine 波 应用 至 止 途径.
便条 5:
转换 时间 是 量过的 从 这 rising 边缘 的 这 8th 外部 sclk 脉冲波 至
EOC
转变 minus t
ACQ
在 8-位 数据-
转移 模式.
便条 6:
看 计算数量 10 和 17.
便条 7:
f
SCLK
= 4.8mhz, f
INTCLK
= 4.0mhz. 样本 比率 是 计算 和 这 formula f
s
= n
1
(n
2
/ f
SCLK
+ n
3
/ f
INTCLK
)
-1
在哪里: n
1
= 号码 的 scans, n
2
= 号码 的 sclk 循环, 和 n
3
= 号码 的 内部的 时钟 循环 (看 计算数量 11
14).
便条 8:
内部的 涉及 和 缓存区 是 left 在 在 conversions.
便条 9:
定义 作 这 改变 在 这 积极的 全部 规模 造成 用 一个 ±5% 变化 在 这 名义上的 供应 电压.
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