接口 模式 0
图示 5 显示 这 定时 图解 为 模式 0 opera-
tion. 这个 是 使用 和 微处理器 那 有 wait
状态 能力, 凭此 一个 读 操作指南 是 扩展-
ed 至 accommodate 慢-记忆 设备. 带去 cs
和 rd 低 latches 这 相似物 多路调制器 地址 和
开始 一个 转换. 数据 输出 db0–db7 仍然是 在
这 高-阻抗 情况 直到 这 转换 是
完全.
那里 是 二 状态 输出: 中断 (int) 和 准备好
(rdy). rdy, 一个 打开-流 输出 (非 内部的拉-向上
设备), 是 连接 至 这 处理器’s 准备好/wait
输入. rdy 变得 低 在 这 下落 边缘 的 cs 和 变得
高 阻抗 在 这 终止 的 这 转换, 当 这
转换 结果 呈现 在 这 数据 输出. 如果 这
rdy 输出 是 不 必需的, 它的 外部 拉-向上 电阻
能 是 omitted. int 变得 低 当 这 转换 是
完全 和 returns 高 在 这 rising 边缘 的 cs 或者
rd.
接口 模式 1
模式 1 是 设计 为 产品 在哪里 这 微观的-
处理器 是 不 强迫 在 一个 wait 状态. 带去 cs
和 rd 低 latches 这 多路调制器 地址 和 开始
一个 转换 (图示 6). 数据 从 这 previous
转换 是 立即 读 从 这 输出
(db0–db7).
INT 变得 高 在 这 rising 边缘 的 cs 或者 rd 和 变得
低 在 这 终止 的 这 转换. 一个 第二 读 oper-
ation 是 必需的 至 读 这 结果 的 这个 转换.
这 第二 读 latches 一个 新 多路调制器 地址
和 开始 另一 转换. 一个 延迟 的 2.5µs 必须
是 允许 在 读 行动. rdy 变得 低
在 这 下落 边缘 的 cs 和 变得 高 阻抗 在
这 rising 边缘 的 cs. 如果 rdy 是 不 需要, 它的 外部
拉-向上 电阻 能 是 omitted.
max154/max158
cmos 高-速 8-位 adcs 和
多路调制器 和 涉及
_______________________________________________________________________________________ 7
500ns
V
在
是 tracked
用 内部的
COMPARATORS
V
在
是 sampled
和 这 四 msbs
是 latched
建制 时间 required
用 这 internal
comparators 较早的 to
开始 转换
600ns
RD
int going 低 indicates
那 转换 is
完全 和 that
数据 能 是 读
1000ns
图示 4. 运行 sequence
数据
DATA
有效的
ADDR
有效的
ADDR
有效的
INT
RDY
RD
ANALOG
CHANNEL
地址
CS
t
作
t
AH
t
RDY
t
CRD
高 阻抗
t
CSS
t
CSS
t
INTH
t
DH
t
ACC2
t
作
t
P
t
CSH
图示 5. 模式 0 定时 图解
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