外部 时钟
在 外部 时钟 模式, 这 外部 时钟 不 仅有的
shifts 数据 在 和 输出, 它 也 驱动 这 相似物-至-数字的
转换 步伐. sstrb 脉冲 高 为 一个 时钟
时期 之后 这 last 位 的 这 控制 字节.
successive-approximation 位 decisions 是 制造 和
呈现 在 dout 在 各自 的 这 next 12 sclk 下落
edges (看 图示 6). 这 第一 10 位 是 这 真实 数据
位, 和 这 last 二 是 sub-lsb 位.
sstrb 和 dout go 在 一个 高-阻抗 状态 当
CS
变得 高; 之后 这 next
CS
下落 边缘, sstrb 将
输出 一个 逻辑 低. 图示 8 显示 这 sstrb 定时 在
外部 时钟 模式.
这 转换 必须 完全 在 一些 最小 时间, 或者
else droop 在 这 样本-和-支撑 电容 将
降级 转换 结果. 使用 内部的 时钟 模式 如果 这
时钟 时期 超过 10µs, 或者 如果 串行-时钟 interruptions
可以 导致 这 转换 间隔 至 超过 120µs.
内部的 时钟
在 内部的 时钟 模式, 这 max192 发生 它的 自己的
转换 时钟 内部. 这个 frees 这 microproces-
sor 从 这 burden 的 运动 这 sar 转换
时钟, 和 准许 这 转换 结果 至 是 读
后面的 在 这 处理器’s convenience, 在 任何 时钟 比率
从 零 至 典型地 10mhz. sstrb 变得 低 在 这
开始 的 这 转换 和 然后 变得 高 当 这
转换 是 完全. sstrb 将 是 低 为 一个 maxi-
mum 的 10µs, 在 这个 时间 sclk 应当 仍然是
低 为 最好的 噪音 效能. 一个 内部的 寄存器
stores 数据 当 这 转换 是 在 progress. sclk
clocks 这 数据 输出 在 这个 寄存器 在 任何 时间 之后 这
转换 是 完全. 之后 sstrb 变得 高, 这
next 下落 时钟 边缘 将 生产 这 msb 的 这
转换 在 dout, followed 用 这 remaining 位 在
msb-第一 format (图示 9).
CS
做 不 需要 至 是
使保持 低 once 一个 转换 是 started.
MAX192
低-电源, 8-频道,
串行 10-位 模数转换器
______________________________________________________________________________________ 11
0.1
µ
F
V
DD
DGND
AGND
AGND
CS
SCLK
DIN
DOUT
SSTRB
SHDN
+5V
n.c.
0.01
µ
F
CH7
REFADJ
VREF
C2
0.01
µ
F
+2.5v
涉及
C1
4.7
µ
F
0v 至
4.096v
相似物
输入
+2.5v
**
OSCILLOSCOPE
CH1 CH2
CH3
CH4
* 全部-规模 相似物 输入, 转换 结果 = $fff (十六进制)
**optional. 一个 分压器 将 是 使用 在 放置 的 这 涉及 为 测试 目的.
MAX192
+5V
2MHz
振荡器
SCLK
SSTRB
DOUT*
图示 5. 快-看 电路
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