如果 你 读 这 数据 位 在 conversions, 你 能
1) 计数 clk 循环 直到 这 终止 的 这 转换, 或者
2)poll
EOC
至 决定 当 这 转换 是
finished, 或者
3) 发生 一个 中断 在
EOC
’s 下落 边缘.
便条 那 这 msb 转换 结果 呈现 在 dout
之后
CS
变得 低 但是
在之前
这 第一 sclk 脉冲波. 各自
subsequent sclk 脉冲波 shifts 输出 这 next 转换
位. 这 15th sclk 脉冲波 shifts 输出 这 sub-lsb (s0).
额外的 时钟 脉冲 变换 输出 zeros.
数据 是 clocked 输出 在 sclk’s 下落 边缘. 时钟 数据
在 在 sclk’s rising 边缘 或者, 为 时钟 speeds 在之上
2.5mhz, 在 这 下列的 下落 边缘 至 满足 这 maxi-
mum sclk-至-dout 定时 规格 (图示 7).
这 最大 sclk 速 是 5mhz. 看 这
运行
模式 和 spi/qspi 接口
部分 为 额外的
信息. 当 这 转换 时钟 是 near 它的 maxi-
MAX194
14-位, 85ksps 模数转换器 和 10µa 关闭
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CLK
开始
CONV
MAX194
CONV
开始
CLK
看
数字的 接口
部分
CS
CONV
CLK
(情况 1)
CLK
(情况 2)
EOC
t
DV
t
CD
t
CW
t
CEH
情况 1: clk idles 低, 数据 latched 在 rising 边缘 (cpol = 0, cpha = 0)
情况 2: clk idles 低, 数据 latched 在 下落 边缘 (cpol = 0, cpha = 1)
便条: arrows 在 clk transitions 表明 闭锁 边缘
t
CEL
DOUT
t
DH
B13
转换
BEGINS
转换
ENDS
MSB LSB sub-lsbs
B12 B11 B10 B0 S1 S0 B13
b13 从 previous
转换
图示 5. gating
CONV
至 同步 和 clk
图示 6. 输出 数据 format, 读 数据 在 转换 (模式 1)
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