整体的
电路
系统, 公司
8305AG
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rev. b 二月 26, 2004
7
ICS8305
L
OW
S
KEW
, 1-
至
-4, m
ULTIPLEXED
D
IFFERENTIAL
/
lvcmos-
至
-lvcmos/lvttl f
ANOUT
B
UFFER
一个
DDITIVE
P
HASE
J
ITTER
输入/输出 additive
阶段 jitter
在 155.52mhz
= 0.04ps 典型
0
-10
-20
-30
-40
-50
-60
-70
-80
-90
-100
-110
-120
-130
-140
-150
-160
-170
-180
-190
100 1k 10k 100k 1M 10M 100M
这 谱的 纯净 在 一个 带宽 在 一个 明确的 补偿 从 这 funda-
mental 对照的 至 这 电源 的 这 基本的 是 called 这
dbc 阶段 噪音.
这个 值 是 正常情况下 表示 使用 一个
阶段 噪音 plot 和 是 大多数 常常 这 指定 plot 在 许多
产品. 阶段 噪音 是 定义 作 这 比率 的 这 噪音
电源 呈现 在 一个 1hz 带宽 在 一个 指定 补偿 从 这 fun-
damental 频率 至 这 电源 值 的 这 基本的. 这个
比率 是 表示 在 decibels (dbm) 或者 一个 比率 的 这 电源 在
作 和 大多数 定时 规格, 阶段 噪音 度量
有 issues. 这 primary 公布 relates 至 这 限制 的 这
设备. 常常 这 噪音 floor 的 这 设备 是 高等级的 比
这 噪音 floor 的 这 设备. 这个 是 illustrated 在之上. 这 de-
这 1hz 带宽 至 这 电源 在 这 基本的. 当 这 re-
quired 补偿 是 指定, 这 阶段 噪音 是 called 一个
dBc
值,
这个 simply 意思 dbm 在 一个 指定 补偿 从 这 funda-
mental. 用 investigating jitter 在 这 频率 domain, 我们 得到 一个
更好的 understanding 的 它的 影响 在 这 desired 应用 在
这 全部 时间 record 的 这 信号. 它 是 mathematically 可能
至 计算 一个 预期的 位 错误 比率 给 一个 阶段 噪音 plot.
恶行 满足 这 噪音 floor 的 what 是 显示, 但是 能 的确 是
更小的. 这 阶段 噪音 是 dependant 在 这 输入 源 和
度量 设备.
O
FFSET
F
只读存储器
C
ARRIER
F
REQUENCY
(h
Z
)
ssb p
HASE
N
OISE
dbc/h
Z
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