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¡ 半导体
msm80c85ahrs/gs/js
为 rst 7.5, 仅有的 一个 脉冲波 是 必需的 至 设置 一个 内部的 flip-flop 这个 发生 这 内部的
中断 要求. 这 rst 7.5 要求 flip-flop 仍然是 设置 直到 这 要求 是 serviced. 然后
它 是 重置 automatically, 这个 flip-flop 将 也 是 重置 用 使用 这 sim 操作指南 或者 用
issuing 一个
RESET␣ 在
至 这 msm80c85ah. 这 rst 7.5 内部的 flip-flop 将 是 设置 用 一个 脉冲波
在 这 rst 7.5 管脚 甚至 当 这 rst 7.5 中断 是 masked 输出.
这 中断 是 arranged 在 一个 flixed priority 那 确定 这个 中断 是 至 是
公认的 如果 更多 比 一个 是 pending, 作 跟随: trap-最高的 priority, rst 7.5, rst 6.5, rst
5.5, intr-最低 priority. 这个 priority scheme 做 不 引领 在 账户 这 priority 的 一个
routine 那 是 started 用 一个 高等级的 priority 中断. rst 5.5 能 中断 一个 rst 7.5 routine
如果 这 中断 是 re-使能 在之前 这 终止 的 这 rst 7.5 routine.
这 trap 中断 是 有用的 为 catastrophic evens 此类 作 电源 失败 或者 总线 错误. 这
trap 输入 是 公认的 just 作 任何 其它 中断 但是 有 这 最高的 priority. 它 是 不
影响 用 任何 标记 或者 掩饰. 这 trap 输入 是 两个都 边缘 和 水平的 敏感的. 这 trap 输入
必须 go 高 和 仍然是 高 直到 它 是 acknowledged. 它 将 不 是 公认的 又一次 直到 它
变得 低, 然后 高 又一次. 这个 避免 任何 false triggering 预定的 至 噪音 或者 逻辑 glitches. 图示
3 illustrates 这 trap 中断 要求 电路系统 在里面 这 msm80c85ah. 便条 那 这
servicing 的 任何 中断 (trap, rst 7.5, rst 6.5, rst 5.5,intr) 使不能运转 所有 future 中断
(除了 traps) 直到 一个 el 操作指南 是 executed.
这 trap 中断 是 特定的 在 那 它 使不能运转 中断, 但是 preserves 这 previous 中断
使能 状态. performing 这 第一 rim 操作指南 下列的 一个 trap 中断 准许 你 至
决定 whether 中断 是 使能 或者 无能 较早的 至 这 trap. 所有 subsequent rim
说明 提供 电流 中断 使能 状态. performing 一个 rim 操作指南 下列的
intr 或者 rst 5.5-7.5 将 提供 电流 中断 使能 状态, revealing 那 中断 是
无能.
这 串行 i/o 系统 是 也 控制 用 这 rim 和 sim 说明. sid 是 读 用 rim,
和 sim sets 这 sod 数据.
inside 这 msm80c85ah
外部 trap
中断 要求
TRAP
施密特
触发
重置 在
重置
TRAP
中断
要求
+5 v
D
CLK
D
Q
f/f
Clear
trap f.f
内部的
TRAP
Acknowledge
Fi
gure 3 trap 和
重置 在
电路
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