qpro 家族 的 xc1700d qml 配置 proms
ds070 (v2.1) 六月 1, 2000
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3
产品 规格
1-800-255-7778
R
controlling proms
连接 这 fpga 设备 和 这 prom.
•
这 数据 输出(s) 的 这 prom(s) 驱动 这 d
在
输入 的 这 含铅的 fpga 设备.
•
这 主控 fpga cclk 输出 驱动 这 clk 输入(s)
的 这 prom(s).
•
这 ceo
输出 的 一个 prom 驱动 这 ce输入 的 这
next prom 在 一个 daisy chain (如果 任何).
•
这 重置
/oe 输入 的 所有 proms 是 最好的 驱动 用
这 init
输出 的 这 含铅的 fpga 设备. 这个
连接 assures 那 这 prom 地址 计数器 是
重置 在之前 这 开始 的 任何 (re)配置, 甚至
当 一个 reconfiguration 是 initiated 用 一个 v
CC
glitch.
其它 方法
—
此类 作 驱动 重置
/oe 从 ldc
或者 系统 重置
—
假设 这 prom 内部的
电源-在-重置 是 总是 在 步伐 和 这 fpga
’
s
内部的 电源-在-重置. 这个 将 不 是 一个 safe
assumption.
•
这 prom ce
输入 能 是 驱动 从 也 这 ldc
或者 完毕 管脚. 使用 ldc避免 潜在的 contention
在 这 d
在
管脚.
•
这 ce
输入 的 这 含铅的 (或者 仅有的) prom 是 驱动 用
这 完毕 输出 的 这 含铅的 fpga 设备, 提供
那 完毕 是 不 permanently grounded. 否则,
LDC
能 是 使用 至 驱动 ce, 但是 必须 然后 是
unconditionally 高 在 用户 运作. ce
能
也 是 permanently 系 低, 但是 这个 keeps 这 数据
输出 起作用的 和 导致 一个 unnecessary 供应
电流 的 10 毫安 最大.
fpga 主控 串行 模式 summary
这 i/o 和 逻辑 功能 的 这 configurable 逻辑 块
(clb) 和 它们的 有关联的 interconnections 是 established
用 一个 配置 程序. 这 程序 是 承载 也
automatically 在之上 电源 向上, 或者 在 command, 取决于
在 这 状态 的 这 三 fpga 模式 管脚. 在 主控 串行
模式, 这 fpga automatically 负载 这 配置 pro-
gram 从 一个 外部 记忆. 这 xilinx proms 有
被 设计 为 兼容性 和 这 主控 串行
模式.
在之上 电源-向上 或者 reconfiguration, 一个 fpga enters 这
主控 串行 模式 whenever 所有 三 的 这 fpga
模式-选择 管脚 是 低 (m0=0, m1=0, m2=0). 数据 是
读 从 这 prom sequentially 在 一个 单独的 数据 线条. syn-
chronization 是 提供 用 这 rising 边缘 的 这 temporary
信号 cclk, 这个 是 发生 在 配置.
主控 串行 模式 提供 一个 简单的 配置 inter-
面向. 仅有的 一个 串行 数据 线条 和 二 控制 线条 是
必需的 至 配置 一个 fpga. 数据 从 这 prom 是
读 sequentially, accessed 通过 这 内部的 地址 和 位
counters 这个 是 incremented 在 每 有效的 rising 边缘
的 cclk.
如果 这 用户-可编程序的, 双-函数 d
在
管脚 在 这
fpga 是 使用 仅有的 为 配置, 它 必须 安静的 是 使保持 在 一个
定义 水平的 在 正常的 运作. xilinx fpgas 引领
小心 的 这个 automatically 和 一个 在-碎片 default 拉-向上
电阻.
程序编制 这 fpga 和 counters
不变 在之上 completion
当 多样的 fpga-配置 为 一个 单独的 fpga 是
贮存 在 一个 prom, 这 oe
管脚 应当 是 系 低. 在之上
电源-向上, 这 内部的 地址 counters 是 重置 和 con-
figuration begins 和 这 第一 程序 贮存 在 memory.
自从 这 oe
管脚 是 使保持 低, 这 地址 counters 是 left
不变 之后 配置 是 完全. 因此, 至
reprogram 这 fpga 和 另一 程序, 这 完毕 线条
是 牵引的 低 和 配置 begins 在 这 last 值 的
这 地址 counters.
这个 方法 失败 如果 一个 用户 应用 rESET
在 这 fpga
配置 处理. 这 fpga aborts 这 配置
和 然后 restarts 一个 新 配置, 作 将, 但是 这
prom 做 不 重置 它的 地址 计数器, 自从 它 从不
锯 一个 高 水平的 在 它的 oe
输入. 这 新 配置,
因此, 读 这 remaining 数据 在 这 prom 和 inter-
prets 它 作 preamble, 长度 计数 等 自从 这 fpga 是
这 主控, 它 issues 这 需要 号码 的 cclk 脉冲,
向上 至 16 million (2
24
) 和 完毕 变得 高. 不管怎样, 这
fpga 配置 将 是 完全地 wrong, 和 潜在的
contentions inside 这 fpga 和 在 它的 输出 管脚. 这个
方法 必须, 因此, 从不 是 使用 当 那里 是 任何
chance 的 外部 重置 在 配置.
cascading 配置 proms
为 多样的 fpgas 配置 作 一个 daisy-chain, 或者 为
future fpgas 需要 大 配置 memories, cas-
caded proms 提供 额外的 记忆. 之后 这 last 位
从 这 第一 prom 是 读, 这 next 时钟 信号 至 这
prom asserts 它的 ceo
输出 低 和 使不能运转 它的 数据
线条. 这 第二 prom recognizes 这 低 水平的 在 它的 ce
输入 和 使能 它的 数据 输出. 看图示 2.
之后 配置 是 完全, 这 地址 counters 的 所有
倾泻 proms 是 重置 如果 这 fpga rESET
管脚 变得
低, 假设 这 prom 重置 极性 选项 有 被
inverted.
至 reprogram 这 fpga 和 另一 程序, 这 完毕
线条 变得 低 和 配置 begins 在哪里 这 地址
counters had stopped. 在 这个 情况, 避免 contention
在 数据 和 这 配置 i/o 使用 的 d
在
.
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