ds081 (v1.2) 九月 4, 2001
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1
进步 产品 规格
1-800-255-7778
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所有 其它 商标 和 注册 商标 是 这 所有物 的 它们的 各自的 所有权人. 所有 规格 是 主题 至 change 没有 注意.
特性
• 最低 电源 512 macrocell cpld
• 7.5 ns 管脚-至-管脚 逻辑 延迟
• 系统 发生率 向上 至 127 mhz
• 512 macrocells 和 12,800 usable 门
• 有 在 小 footprint 包装
- 208-管脚 pqfp (180 用户 i/o)
- 256-球 fbga (212 用户 i/o)
- 324-球 fbga (260 用户 i/o)
• 优化 为 3.3v 系统
- 过激 低 电源 运作
- 5v tolerant i/o 管脚 和 3.3v 核心 供应
- 先进的 0.35 micron five layer metal 可擦可编程只读存储器
处理
- fzp™ cmos 设计 技术
• 先进的 系统 特性
- 在-系统 程序编制
- 输入 寄存器
- predictable 定时 模型
- 向上 至 23 clocks 有 每 函数 块
- 极好的 管脚 保持 在 设计 改变
- 全部 ieee 标准 1149.1 boundary-scan (jtag)
- 四 global clocks
- 第八 产品 期 控制 条款 每 函数 块
• 快 isp 程序编制 时间
• 端口 使能 管脚 为 额外的 i/o
• 2.7v 至 3.6v 供应 电压 在 工业的 等级 电压
range
• 可编程序的 回转 比率 控制 每 输出
• 安全 位 阻止 unauthorized 进入
• 谈及 至 xpla3 家族 数据 薄板 (ds012) 为
architecture 描述
描述
这 xcr3512xl 是 一个 3.3v, 512 macrocell cpld targeted 在
电源 敏感的 设计 那 需要 leading 边缘 程序-
mable 逻辑 解决方案. 一个 总的 的 32 函数 blocks 提供
12,800 usable 门. 管脚-至-管脚 传播 延迟 是
7.5 ns 和 一个 最大 系统 频率 的 127 mhz.
totalcmos™ 设计 技巧 为
快 零 电源
xilinx 提供 一个 totalcmos cpld, 两个都 在 处理 technol-
ogy 和 设计 技巧. xilinx 雇用 一个 cascade 的
cmos 门 至 执行 它的 总 的 产品 instead 的
这 传统的 sense 放大 approach. 这个 cmos 门 imple-
mentation 准许 xilinx 至 提供 cplds 那 是 两个都 高
效能 和 低 电源, breaking 这 paradigm 那 至
有 低 电源, 你 必须 有 低 效能. 谈及 至
图示 1和Table 1表明 这 i
CC
vs. 频率 的 我们的
xcr3512xl totalcmos cpld (数据 带去 和 32
向上/向下, loadable 16-位 counters 在 3.3v, 25
°
c).
0
xcr3512xl: 512 macrocell cpld
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进步 产品 规格
R
图示 1:
xcr3512xl 典型 i
CC
vs. 频率 在 v
CC
= 3.3v, 25
°
C
0
20
40
60
80
100
120
140
0 20 40 60 80 100 120 140 160
ds024_01_112700
频率 (mhz)
典型icc (毫安)
表格 1:
典型 i
CC
vs. 频率 在 v
CC
= 3.3v, 25
°
C
频率 (mhz) 0 1 10 20 40 60 80 100 120 140
Ty p ic 一个 l I
CC
(毫安) TBD TBD TBD TBD TBD TBD TBD TBD TBD TBD
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