3-5
z80182/z8l182
Z
ILOG
I
NTELLIGENT
P
ERIPHERAL
初步的
Zilog
DS971820600
z180 cpu 信号
a19-a0.
地址 总线 (输入/输出, 起作用的 高, 触发-状态).
a19-a0 表格 一个 20-位 地址 总线. 这 地址 总线
提供 这 地址 为 记忆 数据 总线 exchanges 向上
至 1 mbyte, 和 i/o 数据 总线 exchanges 向上 至 64k. 这
地址 总线 enters 一个 高 阻抗 状态 在 重置
和 外部 总线 acknowledge 循环, 作 好 作 在
睡眠 和 halt states. 这个 总线 是 一个 输入 当 这
外部 总线 主控 是 accessing 这 在-碎片 peripherals.
地址 线条 a18 是 多路复用 和 这 输出 的 prt
频道 1 (t
输出
, 选择 作 地址 输出 在 重置).
d7-d0.
数据 总线 (bi-directional, 起作用的 高, 触发-状态)
. d7-
d0 组成 一个 8-位 bi-directional 数据 总线, 使用 为 这
转移 的 信息 至 和 从 i/o 和 记忆 设备.
这 数据 总线 enters 这 高 阻抗 状态 在 重置
和 外部 总线 acknowledge 循环, 作 好 作 在
睡眠 和 halt states.
/rd.
读 (输入/输出, 起作用的 低, 触发-状态).
/rd indicates
那 这 cpu wants 至 读 数据 从 记忆 或者 一个 i/o
设备. 这 addressed i/o 或者 记忆 设备 应当 使用
这个 信号 至 门 数据 面向 这 cpu 数据 总线.
/wr.
写 (输入/输出, 起作用的 低, 触发-状态).
/wr indicates
那 这 cpu 数据 总线 holds 有效的 数据 至 是 贮存 在 这
addressed i/o 或者 记忆 location.
/iorq.
i/o 要求 (输入/输出, 起作用的 低, 触发-状态).
/iorq indicates 那 这 地址 总线 包含 一个 有效的 i/o
地址 为 一个 i/o 读 或者 i/o 写 运作. /iorq 是 也
发生, along 和 /m1, 在 这 承认 的
这 /int0 输入 信号 至 表明 那 一个 中断 回馈
vector 能 是 放置 面向 这 数据 总线. 这个 信号 是
analogous 至 这 ioe 信号 的 这 z64180.
/m1.
机器 循环 1 (输入/输出, 起作用的 低).
一起
和 /mreq, /m1 indicates 那 这 电流 循环 是 这
opcode fetch 循环 的 一个 操作指南 执行; 除非
/m1e 位 在 这 omcr 是 cleared 至 0. 一起 和 /iorq,
/m1 indicates 那 这 电流 循环 是 为 一个 中断
acknowledge. 它 是 也 使用 和 这 /halt 和 st 信号
至 decode 状态 的 这 cpu 机器 循环. 这个 信号 是
analogous 至 这 /lir 信号 的 这 z64180.
/mreq.
记忆 要求 (输入/输出, 起作用的 低, 触发-
状态).
/mreq indicates 那 这 地址 总线 holds 一个 有效的
地址 为 一个 记忆 读 或者 记忆 写 运作.
这个 信号 是 analogous 至 这 /me 信号 的 这 z64180.
/mreq 是 多路复用 和 /mrd 在 这 /mrd//mreq 管脚.
这 /mrd//mreq 管脚 是 一个 输入 在 adapter 模式; 是
触发-状态 在 总线 acknowledge 如果 这 /mreq 函数 是
选择; 和 是 inactive 高 如果 /mrd 函数 是 选择.
/mrd.
记忆 读 (输入/输出, 起作用的 低, 触发-状态).
/mrd 是 起作用的 当 两个都 这 内部的 /mreq 和 /rd 是
起作用的. /mrd 是 多路复用 和 /mreq 在 这 /mrd
//mreq 管脚. 这 /mrd//mreq 管脚 是 一个 输入 在
adapter 模式; 是 触发-状态 在 总线 acknowledge 如果
/mreq 函数 是 选择; 和 是 inactive 高 如果 /mrd
函数 是 选择. 这 default 函数 在 电源 向上 是
/mrd 和 将 是 changed 用 程序编制 位 3 的 这
中断 边缘/管脚 mux 寄存器 (xxdfh).
/mwr.
记忆 写 (输入/输出, 起作用的 低, 触发-状态).
/mwr 是 起作用的 当 两个都 这 内部的 /mreq 和 /wr 是
起作用的. 这个 /rtsa 或者 pc2 结合体 是 管脚 多路复用
和 /mwr 在 这 /mwr/pc2//rtsa 管脚. 这 default 函数
的 这个 管脚 在 电源 向上 是 /mwr, 这个 将 是 changed 用
程序编制 位 3 在 这 中断 边缘/管脚 mux 寄存器
(xxdfh).
/wait.
(输入/输出 起作用的 低).
/wait indicates 至 这
mpu 那 这 addressed 记忆 或者 i/o 设备 是 不
准备好 为 一个 数据 转移. 这个 输入 是 使用 至 induce
额外的 时钟 循环 在 这 电流 机器 循环. 这
/wait 输入 是 抽样 在 这 下落 边缘 的 t2 (和
subsequent wait states). 如果 这 输入 是 抽样 低, 然后
额外的 wait states 是 inserted 直到 这 /wait 输入 是
抽样 高, 在 这个 时间 执行 将 continue.
/halt.
halt/睡眠 状态 (输入/输出, 起作用的 低).
这个
输出 是 asserted 之后 这 cpu 有 executed 也 这
halt 或者 睡眠 操作指南, 和 是 waiting 为 也 非-
maskable 或者 maskable 中断 在之前 运作 能
重新开始. 它 是 也 使用 和 这 /m1 和 st 信号 至
decode 状态 的 这 cpu 机器 循环. 在 exit 的 halt/
睡眠 模式, 这 第一 操作指南 fetch 能 是 delayed 用
16 时钟 循环 之后 这 /halt 管脚 变得 高, 如果 halt 16
特性 是 选择.
/busack.
总线 acknowledge (输入/输出, 起作用的 低).
/busack indicates 至 这 requesting 设备, 这 mpu
地址 和 数据 总线, 和 一些 控制 信号, 有
entered 它们的 高 阻抗 状态.
/busreq.
总线 要求 (输入, 起作用的 低).
这个 输入 是
使用 用 外部 设备 (此类 作 dma 控制者) 至
要求 进入 至 这 系统 总线. 这个 要求 有 一个
高等级的 priority 比 /nmi 和 是 总是 公认的 在 这
终止 的 这 电流 机器 循环. 这个 信号 将 停止 这
cpu 从 executing 更远 说明 和 places 这
地址/数据 buses 和 其它 控制 信号, 在 这 高
阻抗 状态.
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