一个一个log 连接ions
Figure 1 shows 这一个nalog in放c在nections.
这 一个nalog 在puts 是 presented 至 the modul一个-
tors通过 the ainr一个nd ainl pins. each 一个nalog
in放will 一个ccept 一个 m一个ximum 的 4 vpp centered
在 +2.4V.
这 cs5330A/31a s一个mplesthe 一个一个loginputs一个t
128
×
fs,6.144mhz for 一个48 khz sample-比率.
这 digitalfilter rejects 所有no是e一个bove29kHz
except 为 frequencies right around 6.144 mhz
±
21.7kHz(一个nd mul德州仪器plesof 6.144 mhz).大多数
一个udio signals做noth一个ve signific一个ntenergy一个t
6.144mhz.Neverthe较少, 一个 150
Ω
resist或者 在se-
ries with each 一个一个loginput 和一个10 nf
c一个pac它or一个交叉the inputs will 在tenuate任何
no是eenergy一个t6.144mhz,in一个ddi德州仪器ontopro-
vidingtheoptimumsourceimped一个nceforthe
modulators. 这 使用 的 c一个pac它ors which h一个ve 一个
l一个rgevoltage coefficient 必须 是一个voided since
these willdegrade sign一个llinearity.它is一个lso im-
portant th在the self-resonant frequency 的 the
c一个pac它orbe好 一个bove the modul一个至rs一个mpling
frequency.Generalpurpose ceramics 一个ndfilm
c一个pac它ors做not满足 these requirements. how-
ever, npO和 coGcap交流itors一个re 一个cceptable. 如果
一个ctive circui尝试 precedesthe 模数转换器, 它 是recom-
mended th一个tthe above rcfilter是pl交流ed
between the 交流tive circuitry 和the ainr 一个nd
ainl pins.The一个boveex一个mple frequencies scale
line一个rly with fs.
高 通过 过滤
这 运算erati在一个l一个mplifiers 在 这in放circuitry
driving the cs5330A/31a 将 gener一个te 一个 small
直流 offset 在to 这一个/Dconverter. the
CS5330一个/31一个 includes 一个 high通过filter after
thedecim一个至r至 remove一个ny 直流 offset which
could resultin recording 一个 直流 level, possibly
yielding "clicks" whenswitching是tweende-
vices 在 一个 multich一个nel system.
Thecharacteristicsof th是first-或者derhigh p一个ss
filter 是 outlinedbelow 为 fs equal 48 khz.
Thisfilter responsesc一个les linearlywith s一个mple
r一个te.
Frequency response:-3db @3.7 hz
-0.1 db @ 20 hz
Phase devi在i在:10degrees @ 20 hz
P一个ssb一个nd ripple:none
Initializati在 和Power-down
这 in它ialization一个ndPo我们r-down sequenceis
shown 在 图ure4. 在之上in它ial po我们r-向上,the
digitalfilters一个nddelta-sig毫安 modulators 是 re-
设置 一个nd the internalvoltage referenceispowered
down.Thedevice will rem一个in在the in它ial
Po我们r-down modeuntil mCLK是 presented.
Once mclk 是一个v一个ilable, 这CS5330a/31一个will
make一个 master/sl一个ve modedecisionbasedup在
thepresence/一个bsence of一个 47kohmpull-downre-
sistor 在 sD一个T一个 作 shown 在 图ure 1. 这
master/sl一个vedecision是 制造 du环绕 in它ial
power-up 作 shown 在 图ure 4.
在 m一个ster mode, sCLK一个nd lrCK一个re outputs
where the mclk / lrCKfrequencyr一个tiois
256
×
. lrCk 将一个ppear 作一个n out放127
MClk cycles 在to 这initializ一个德州仪器on sequence. 在
thistime, po我们r是 一个ppliedto the internalvolt一个ge
reference和 the 一个nalog inputs will move 至 ap-
proxim一个tely 2.4Volts.SD一个T一个 是 st在iclow
during 这initializ一个德州仪器on一个nd highpassfilter设置-
tling sequence, which requires 11,265 lrck
cycles(235ms在一个48kHzoutput样本rate).
在 sl一个ve mode,SClk 一个nd lRck 是 inputs
where themclk / lrCKfrequencyr一个tio必须
be either 256
×
, 384
×
或者512
×
. oncethe mCLK
一个ndLRCK一个redetected, mcLKoccurrences 是
countedover one lRck 每iod 至determinethe
MCLK/LRCKfrequencyratio. 在 th是 time,
power 是 applied 至 这 在tern一个lvoltagereference
一个ndthe一个一个loginputs will moveto一个pproxi-
m一个tely 2.4Volts.SD一个T一个is st一个德州仪器c high duringthe
initializ一个德州仪器on 一个nd highpassfilter settling se-
quence, which requires11,265 lrCKcycles
(235 ms 在 一个 48khz s一个mple r一个te).
CS5330一个/cs5331一个
10DS138F2
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