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十一月 5, 1998 (版本 5.2) 7-87
xc5200 序列 地方 可编程序的 门 arrays
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单独的-长度 线条, 翻倍-长度 线条, 和 longlines 所有
routed 通过 这 grm. 这 直接 connects, lim, 和
逻辑-cell feedthrough 是 包含 在里面 各自
对抗-块. 全部地 这 xc5200 interconnect, 一个 effi-
cient multiplexing scheme, 在 结合体 和 三 layer
metal (tlm), 是 使用 至 改进 这 整体的 效率 的
硅 用法.
效能 overview
这 xc5200 家族 有 被 benchmarked 和 许多
设计 运动 同步的 时钟 比率 在之外 66 mhz.
这 效能 的 任何 设计 取决于 在 这 电路 至 是
执行, 和 这 延迟 通过 这 combinatorial 和
sequential 逻辑 elements, 加 这 延迟 在 这 intercon-
nect routing. 一个 粗糙的 估计 的 定时 能 是 制造 用
假设 3-6 ns 每 逻辑 水平的, 这个 包含 直接-con-
nect routing 延迟, 取决于 在 速 等级. 更多
精确 estimations 能 是 制造 使用 这 信息 在
这 切换 典型的 指导原则 部分.
带去 有利因素 的 reconfiguration
fpga 设备 能 是 reconfigured 至 改变 逻辑 函数
当 resident 在 这 系统. 这个 能力 给 这 sys-
tem 设计者 一个 新 程度 的 自由 不 有 和
任何 其它 类型 的 逻辑.
硬件 能 是 changed 作 容易地 作 软件. 设计
updates 或者 修改 是 容易, 和 能 是 制造 至
产品 already 在 这 地方. 一个 fpga 能 甚至 是 recon-
figured dynamically 至 执行 不同的 功能 在 differ-
ent 时间.
reconfigurable 逻辑 能 是 使用 至 执行 系统
自-diagnostics, create 系统 有能力 的 正在 reconfig-
ured 为 不同的 环境 或者 行动, 或者 执行
multi-目的 硬件 为 一个 给 应用. 作 一个
增加 益处, 使用 reconfigurable fpga 设备 simpli-
fies 硬件 设计 和 debugging 和 shortens 产品
时间-至-market.
详细地 函数的 描述
configurable 逻辑 blocks (clbs)
图示 4显示 这 逻辑 在 这 xc5200 clb, 这个 con-
sists 的 四 逻辑 cells (lc[3:0]). 各自 逻辑 cell 组成
的 一个 独立 4-输入 lookup 表格 (lut), 和 一个
d-类型 flip-flop 或者 获得 和 一般 时钟, 时钟 使能,
和 clear, 但是 individually 可选择的 时钟 极性. addi-
tional 逻辑 特性 提供 在 这 clb 是:
• 一个 独立 5-输入 lut 用 结合 二 4-输入
luts.
• 高-速 carry propagate 逻辑.
• 高-速 模式 解码.
• 高-速 直接 连接 至 flip-flop d-输入.
• 单独的 选择 的 也 一个 transparent,
水平的-敏感的 获得 或者 一个 d flip-flop.
• 四 3-状态 缓存区 和 一个 shared 输出 使能.
5-输入 功能
图示 5illustrates 如何 这 输出 从 这 luts 从
lc0 和 lc1 能 是 联合的 和 一个 2:1 多路调制器
(f5_mux) 至 提供 一个 5-输入 函数. 这 输出 从
这 luts 的 lc2 和 lc3 能 是 similarly 联合的.
图示 5: 二 luts 在 并行的 联合的 至 create 一个
5-输入 函数
输出
Q
Qout
做
Q
D
FD
X
FD
CO
DI
X
CLR
LC0
CKCE
5-输入 函数
D
做
f5_mux
DI
F
F4
F3
F2
F1
F4
F3
F2
F1
I1
I2
I3
I4
I5
CI
F
LC1
X5710
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