scls116e − 12月 1982 − 修订 九月 2003
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达拉斯市, 德州 75265
描述/订货 信息 (持续)
Clocking是 accomplished 用 一个 低-至-高 转变 的 这 时钟 (clk) 输入 当 sh/ld是 使保持 高 和 clk
inh 是 使保持 低. 这 功能 的 clk 和 clk inh 是 interchangeable. 自从 一个 低 clk 和 一个 低-至-高
转变 的 clk inh也 accomplish clocking, clk inh 应当 是 changed 至 这 高 水平的 仅有的 当 clk
是 高. 并行的 加载 是 inhibited 当 sh/ld
是 使保持 高. 当 sh/ld是 低, 这 并行的 输入 至 这
寄存器 是 使能 independently 的 这 水平 的 这 clk, clk inh, 或者 串行 (ser) 输入.
函数 表格
输入
函数
sh/ld
CLK clk inh
函数
L X X 并行的 加载
H H X 非 改变
H X H 非 改变
H L
↑
变换
†
H
↑
L 变换
†
†
变换= 内容 的 各自 内部的 寄存器 shifts
对着 串行 输出 q
H
. 数据 在 ser 是
shifted 在 这 第一 寄存器.
逻辑 图解 (积极的 逻辑)
S
1D
R
C1
S
1D
R
C1
S
1D
R
C1
S
1D
R
C1
S
1D
R
C1
S
1D
R
C1
S
1D
R
C1
S
1D
R
C1
1
15
2
10
sh/ld
clk inh
CLK
SER
9
7
Q
H
Q
H
11 12 13 14 3 4 5 6
ABCDEFGH
管脚 号码 显示 是 为 这 d, db, j, n, ns, pw, 和 w包装.
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