rev. 一个
ad7390/ad7391
–9–
这 ad7390 应当 是 powered 直接地 从 这 系统
电源 供应. 这个 arrangement, 显示 在 图示 6, 雇用 一个
lc 过滤 和 独立的 电源 和 地面 连接 至 分开
这 相似物 部分 从 这 逻辑 切换 过往旅客.
ferrite bead:
二 转变, fair-rite
#2677006301
ttl/cmos
逻辑
电路
5V
电源 供应
100
F
elect.
10
F
–
22
F
TANTALUM
0.1
F
陶瓷的
电容
5V
5V
返回
图示 6. 使用 独立的 查出 至 减少 电源
供应 噪音
whether 或者 不 一个 独立的 电源 供应 查出 是 有, 如何-
总是, generous 供应 bypassing 将 减少 供应-线条 induced
errors. local 供应 bypassing consisting 的 一个 10
µ
f tantalum
electrolytic 在 并行的 和 一个 0.1
µ
f 陶瓷的 电容 是 recom-
mended 在 所有 产品 (图示 7).
AD7390
或者
AD7391
0.1
F
CLK
V
输出
REF
V
DD
地
C
*
10
F
6
78
5
1
2
3
4
SDI
CLR
LD
*
optional 外部
涉及 绕过
2.7v 至 5.5v
图示 7. 推荐 供应 bypassing
输入 逻辑 水平
所有 数字的 输入 是 保护 和 一个 齐纳-类型 静电释放 保护
结构 (图示 8) 那 准许 逻辑 输入 电压 至 超过 这
V
DD
供应 电压. 这个 特性 能 是 有用的 如果 这 用户 是 驱动
一个 或者 更多 的 这 数字的 输入 和 一个 5 v cmos 逻辑 输入-
电压 水平的 当 运行 这 ad7390/ad7391 在 一个 3 v 电源
供应. 如果 这个 模式 的 接口 是 使用, 制造 确信 那 这 v
OL
的 这 5 v cmos 满足 这 v
IL
输入 必要条件 的 这 ad7390/
ad7391 运行 在 3 v. 看 tpc 6 为 一个 图表 为 数字的
逻辑 输入 门槛 相比 运行 v
DD
供应 电压.
逻辑
在
V
DD
地
图示 8. 相等的 数字的 输入 静电释放 保护
在 顺序 至 降低 电源 消耗 从 输入-逻辑 水平
那
是 near 这 v
IH
和 v
IL
逻辑 输入 电压 规格,
一个
施密特 触发 设计 是 使用 那 降低 这 输入-缓存区
电流 消耗量 对照的 至 传统的 cmos 输入
stages. tpc 5 显示 一个 plot 的 incremental 输入 电压 相比
供应 电流 表明 那 negligible 电流 消耗量
takes 放置 当 逻辑 水平 是 在 它们的 安静的 状态. 这
正常的 转型 电流 安静的 occurs 在 逻辑 transitions. 一个
secondary 有利因素 的 这个 施密特 触发 是 这 prevention 的
false triggers 那 将 出现 和 慢 移动的 逻辑 transi-
tions 当 一个 标准 cmos 逻辑 接口 或者 opto isolators
是 使用. 这 逻辑 输入 sdi, clk,
LD
,
CLR
所有 包含 这
施密特 触发 电路.
数字的 接口
这 ad7390/ad7391 有 一个 翻倍-缓冲 串行 数据 输入.
这 串行-输入 寄存器 是 独立的 从 这 dac 寄存器,
这个 准许 preloading 的 一个 新 数据 值 在 这 串行 regis-
ter 没有 disturbing 这 呈现 dac 值. 一个 函数的
块 图解 的 这 数字的 部分 是 显示 在 图示 4, 当
表格 i 包含 这 真实 表格 为 这 控制 逻辑 输入.
三 管脚 控制 这 串行 数据 输入. 数据 在 这 串行 数据
输入 (sdi) 是 clocked 在 这 变换 寄存器 在 这 rising 边缘
的 clk. 数据 是 entered 在 msb-第一 format. twelve 时钟
脉冲 是 必需的 至 加载 这 12-位 ad7390 dac 值. 如果
额外的 位 是 clocked 在 这 变换 寄存器, 为 例子
当 一个 微控制器 发送 二 8-位 字节, 这 msbs 是
ignored (图示 9). 这 clk 管脚 是 仅有的 使能 当 加载
(
LD
) 是 高. 这 更小的 决议 10-位 ad7391 包含 一个
10-位 变换 寄存器. 这 ad7391 是 也 承载 msb 第一 和
10 位 的 数据. 又一次 如果 额外的 位 是 clocked 在 这 变换
寄存器, 仅有的 这 last 10 位 clocked 在 是 使用.
这 加载 管脚 (
LD
) 控制 这 流动 的 数据 从 这 变换
寄存器 至 这 dac 寄存器. 之后 一个 新 值 是 clocked 在
这 串行-输入 寄存器, 它 将 是 transferred 至 这 dac 寄存器
用 这 负的 转变 的 这 加载 管脚 (
LD
).
字节 1 字节 0
MSB LSB
MSB
LSB
B15 B14 B13 B12 B11 B10 B9 B8
B7 B6 B5 B4 B3 B2 B1 B0
X X X X D11 D10 D9 D8
D7 D6 D5 D4 D3 D2 D1 D0
X X X X X X D9 D8
D7 D6 D5 D4 D3 D2 D1 D0
D11
–
d0: 12-位 ad7390 dac 值; d9
–
d0: 10-位 ad7391 dac 值
x = don
’
t 小心
这 msb 的 字节 1 是 这 第一 位 那 是 承载 在 这 dac
图示 9. 典型 ad7390-微处理器 串行 数据
输入 形式
重置 (
CLR
) 管脚
forcing 这
CLR
管脚 低 将 设置 这 dac 寄存器 至 所有 zeros
和 这 dac 输出 电压 将 是 零 伏特. 这 重置 函数
是 有用的 为 设置 这 dac 输出 至 零 在 电源-向上 或者
之后 一个 电源 供应 中断. 测试 系统 和 发动机
控制者 是 二 的 许多 产品 这个 益处 从
powering 向上 至 一个 知道 状态. 这 外部 重置 脉冲波 能 是
发生 用 这 微处理器
’
s 电源-在 重置 信号, 用
一个 输出 从 这 微处理器, 或者 用 一个 外部 电阻
和 电容.
CLR
有 一个 施密特 触发 输入 这个 结果 在
一个 clean 重置 函数 当 使用 外部 电阻/电容
发生 脉冲. 这
CLR
输入 overrides 其它 逻辑 输入,
specifically
LD
. 不管怎样,
LD
应当 是 设置 高 在之前
CLR
变得 高. 如果
CLR
是 保持 低, 然后 这 内容 的 这 变换
寄存器 将 是 transferred 至 这 dac 寄存器 作 soon 作
CLR
returns 高. 看 这 控制-逻辑 真实 表格 i.
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